核间运行中断程序的方法、装置、芯片、设备及介质

    公开(公告)号:CN117492994B

    公开(公告)日:2025-01-14

    申请号:CN202311452131.9

    申请日:2023-11-02

    Abstract: 本公开实施例公开了核间运行中断程序的方法、装置、芯片、设备及介质,该方法包括:响应于第一处理核的当前运行状态为中断嵌套状态,确定第一处理核上中断程序的运行状态;响应于第一处理核上高优先级的第一中断程序正在运行、低优先级的第二中断程序暂停运行,且第一中断程序的已运行时长大于或等于预设时长阈值,在多个处理核中确定出当前运行状态为空闲状态的第二处理核;控制第二处理核和第一处理核以预设时长轮询运行第二中断程序直至结束。本公开技术方案通过在核间轮询运行低优先级中断程序的方式来提高中断程序的处理效率,从而提高了CPU的程序处理效率。

    定时器及其执行的控制方法、芯片和介质

    公开(公告)号:CN117742446A

    公开(公告)日:2024-03-22

    申请号:CN202311474531.X

    申请日:2023-11-07

    Abstract: 本发明实施例提供一种定时器及其执行的控制方法、芯片和介质,属于芯片技术领域。所述控制方法包括:获取定时周期列表,该定时周期列表包括按顺序排列的多个周期值以及每一周期值对应的操作;读取所述定时周期列表中的任意周期值;在所读取的周期值到达后,执行该周期值所对应的操作;以及根据所述定时周期列表限定的周期值排列顺序,针对下一周期值重复所述读取和所述执行。本发明实施例通过一个定时器实现了多个定时器的功能,并且在定时时间到达后可根据预设周期值进行预设操作,整个操作过程不需要程序介入,完全由定时器进行操作,极大简化了程序复杂度。

    带时间窗的看门狗电路、芯片及电子装置

    公开(公告)号:CN116184912A

    公开(公告)日:2023-05-30

    申请号:CN202310273319.0

    申请日:2023-03-20

    Abstract: 本公开涉及电路技术领域,具体涉及一种带时间窗的看门狗电路、芯片及电子装置,所述电路包括:时间窗上限检测模块用于响应于喂狗信号的周期大于或等于时间窗上限,通过时间窗上限检测模块的第二端输出第一检测信号;时间窗下限检测模块用于响应于喂狗信号的周期小于或等于时间窗下限,通过时间窗下限检测模块的第二端输出第二检测信号;复位信号生成模块用于根据第一检测信号和第二检测信号生成逻辑值为0、且复位时长为目标时长的复位信号。在保证监控MCU的运行情况的前提下,可以根据实际需求,配置看门狗电路所产生的复位信号的复位时长和时间窗大小,进而提高了看门狗电路的应用灵活性,且使用范围较为广泛。

    一种异构多核系统及其核间通信方法、芯片和存储介质

    公开(公告)号:CN116028422A

    公开(公告)日:2023-04-28

    申请号:CN202310107157.3

    申请日:2023-02-14

    Abstract: 本发明实施例提供一种异构多核系统及其核间通信方法、芯片和存储介质,属于嵌入式技术领域。异构多核系统包括发送核、接收核和关联于发送核及接收核之间的至少一个内存块,其中内存块被配置有用于存储实时性消息的实时消息区和用于存储非实时性消息的非实时消息区,且核间通信方法包括针对所述发送核:响应于实时性消息被存储至实时消息区而即时生成并向接收核发送中断通知;以及响应于非实时性消息被存储于非实时消息区,基于非实时消息区的存储状态而生成并向接收核发送中断通知。本发明的核间通信方法能够根据消息的实时性进行分类处理,对于实时性高的消息的即时响应,同时对于实时性低的消息延时处理,避免频繁处理操作,减少CPU的负担。

    核间运行中断程序的方法、装置、芯片、设备及介质

    公开(公告)号:CN117492994A

    公开(公告)日:2024-02-02

    申请号:CN202311452131.9

    申请日:2023-11-02

    Abstract: 本公开实施例公开了核间运行中断程序的方法、装置、芯片、设备及介质,该方法包括:响应于第一处理核的当前运行状态为中断嵌套状态,确定第一处理核上中断程序的运行状态;响应于第一处理核上高优先级的第一中断程序正在运行、低优先级的第二中断程序暂停运行,且第一中断程序的已运行时长大于或等于预设时长阈值,在多个处理核中确定出当前运行状态为空闲状态的第二处理核;控制第二处理核和第一处理核以预设时长轮询运行第二中断程序直至结束。本公开技术方案通过在核间轮询运行低优先级中断程序的方式来提高中断程序的处理效率,从而提高了CPU的程序处理效率。

    异构多核处理器保证共享缓存一致性的控制方法和装置

    公开(公告)号:CN115373877A

    公开(公告)日:2022-11-22

    申请号:CN202211305649.5

    申请日:2022-10-24

    Abstract: 本公开涉及计算机技术领域,具体涉及一种异构多核处理器保证共享缓存一致性的控制方法和装置,所述异构多核处理器保证共享缓存一致性的控制方法包括:接收第一内核发送的写请求;发送数据同步消息至所述异构多核处理器中所有内核,以使所述异构多核处理器中所有内核的缓存开启总线嗅探;发送应答响应至所述第一内核,以使所述第一内核在接收到所述应答响应后,将数据写入所述共享缓存,并使所述异构多核处理器中的第二内核在基于所述总线嗅探确定写入的所述数据在该第二内核本地存储有副本时,更新所述副本中的数据。通过对各内核私有缓存中的数据与共享缓存中的数据同步进行更新,提高了数据更新的实时性,提升了数据处理效率。

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