-
公开(公告)号：CN110995604A
公开(公告)日：2020-04-10
申请号：CN201911193639.5
申请日：2019-11-28
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H04L12/775
摘要： 本发明公开了一种扩展SpaceWire端口的SpaceWire路由器级联结构，包括SpaceWire路由器A和SpaceWire路由器B。SpaceWire路由器A和SpaceWire路由器B都包含SpaceWire端口和外部并行端口，外部并行端口包括发送FIFO和接收FIFO，SpaceWire路由器A的接收FIFO连接SpaceWire路由器B的发送FIFO，SpaceWire路由器A的发送FIFO连接SpaceWire路由器B的接收FIFO，通过这种级联方式，节省了额外硬件资源，扩展了SpaceWire路由器的SpaceWire端口，提升了SpaceWire网络的传输效率。
-
公开(公告)号：CN106847344B
公开(公告)日：2019-11-19
申请号：CN201611194032.5
申请日：2016-12-21
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G11C29/56
摘要： 基于断言的存储器控制器接口时序参数化验证系统，涉及集成电路验证技术领域；其中，配置单元：将配置参数传输至断言文件库；控制单元：将控制参数传输至断言文件库；断言文件库：根据配置参数和控制参数的数值选择验证所需的断言文件；验证所需的断言文件：对接口信号时序和接口信号时序要求进行匹配，生成匹配信息，传输至检测单元；待验证存储器控制器：将接口信号时序传输至验证所需的断言文件；根据失败匹配信息对接口信号时序进行修改；检测单元：当检测到匹配失败信号时，将失败匹配信息传输至待验证存储器控制器；本发明提供基于断言的存储器控制器接口时序参数化验证系统，能够大量节省验证时间，降低工作难度，并提高验证的准确性。
-
公开(公告)号：CN109581185A
公开(公告)日：2019-04-05
申请号：CN201811368446.4
申请日：2018-11-16
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G01R31/28
摘要： 本发明提供了SoC激光模拟单粒子辐照检测及故障定位方法及系统：(1)对待测芯片测试区域镂空处理；(2)若进行动态测试，选择某一模块的功能测试程序，开始功能测试，将测试结果输出；(3)若进行静态测试，则PLL时钟旁路，且停止时钟信号输入，通过电流变化检测电路状态；(4)若进行复位状态测试，则将复位管脚接低，通过复位电路使SoC芯片持续处于复位状态，通过观察电流变化及锁相环频率波形检测电路状态。本发明避免了激光光斑较大对非测试区域产生的影响，提高SoC芯片测试全面性与准确性。
-
公开(公告)号：CN108038283A
公开(公告)日：2018-05-15
申请号：CN201711234558.6
申请日：2017-11-30
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F17/50
摘要： 本发明涉及一种虚拟时钟同步的高效高覆盖率SoC验证平台，包括双时钟模块：产生系统所需要的两种时钟信号；待验证模块：执行随机指令，并反馈执行结果；参考模型模块：为系统提供待验证模块的对比结果；初始化模块：提供初始化所需的程序；监视模块：监视待验证模块运行状态；结果对比模块：检查待验证模块执行结果；控制模块：控制整个系统的运行流程；本发明一种SoC随机指令同步测试平台，能够为SoC验证平台中待验证模块中指令和参考模型中指令难以同步的问题提供一种解决方案，大量节省验证时间，降低工作难度，并提高验证的覆盖率。
-
公开(公告)号：CN105718241B
公开(公告)日：2018-03-13
申请号：CN201610029696.X
申请日：2016-01-18
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
摘要： 一种基于SPARC V8体系结构的分类式混合分支预测系统，首先在取指级根据指令PC查询分支目标缓存得到分支指令类型，把分支指令分派到各自的预测模块，跳转分支预测使用带有动态配置计数器的返回地址堆栈RAS，间接分支预测使用了补充预测的方法，条件分支预测在条件分支目标缓存CBTB中记录上次分支预测正确性的标志位Tag采用偏跳转三态转换算法，在译码级根据对指令的译码结果信息记录在预测信息表PIT中，在执行级判断，如果分支指令的预测结果为发生跳转，则使用跳转预测结果判断器Arbiter_T进行结果判断，如果分支指令的预测结果为不发生跳转，则使用不跳转预测结果判断器Arbiter_N进行结果判断，解决了分支指令对流水线造成的指令延迟影响，提高了处理器的执行效率。
-
公开(公告)号：CN106487673A
公开(公告)日：2017-03-08
申请号：CN201611122831.1
申请日：2016-12-08
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H04L12/703
摘要： 一种基于三模冗余的检错重传容错路由单元，包括仲裁单元、交换开关、解码模块、四个端口输入单元以及一个本地输入单元。仲裁单元对输入数据包进行输出顺序控制，得到控制信号输出给交换开关。交换开关根据该控制信号将输入数据包依次有序输出。解码模块对到达目的节点的数据进行解码校验。每个端口输入单元用于接收一个方向的输入数据包，进行差错校验后计算路由路径，根据下一级路由器反馈的链路状态和重传请求输出数据包。本地输入单元接收本地端口输入的数据，打包处理，经过差错校验后计算路由路径，根据目的节点的链路状态和重传请求输出数据包。本发明提高了数据包的传输可靠性，兼顾了传输延时、面积、功耗等性能要求。
-
公开(公告)号：CN105426160A
公开(公告)日：2016-03-23
申请号：CN201510762294.6
申请日：2015-11-10
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F9/30
CPC分类号： G06F9/3004
摘要： 基于SPRAC V8指令集的指令分类多发射方法。该方法将SPARC V8指令划分为四个类别，将SPRAC V8处理器划分为取指、译码、执行、访存、写回五个流水级，五个流水级之间通过公共数据总线连接，通过在取指级增加n-1条取指通路，在译码级增加n-1个译码单元，在译码级和执行级之间加入n组保留站，在执行级和访存级之间加入重排序缓冲区在执行级加入对应的执行单元，为SPRAC V8处理器建立了多发射五级流水线结构，通过保留站检测并行指令之间的冲突，通过不同的执行单元处理不同的指令，最后由重排序缓冲区对指令执行结果按序提交，实现了指令的并行执行，提高了SPRAC V8处理器的处理性能。
-
公开(公告)号：CN105404752A
公开(公告)日：2016-03-16
申请号：CN201510896390.X
申请日：2015-12-08
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F17/50
摘要： 本发明公开了一种事务级的系统芯片数据传输延迟判定系统，该系统通过配置其中的激励源、功能单元、结果观测单元和时延记录单元，模拟系统芯片中各模块的行为，实现对数据流在系统芯片内部传输时延的评估。使用该系统进行数据传输时延判定时，首先根据系统芯片中各模块的说明对系统进行配置，之后提出系统希望回答的问题并设定数据传输阀值，最后通过系统运行实现对数据传输时延的判定。该系统具有应用针对性强、运行速度快、参数配置灵活的优点。
-
公开(公告)号：CN105373444A
公开(公告)日：2016-03-02
申请号：CN201510828933.4
申请日：2015-11-24
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
摘要： 一种8位宽外部存储器控制器EDAC校验码的生成方法，该方法首先生成对齐的可执行程序dat文件，根据dat文件和地址位宽计算存储器的最大地址，然后计算校验码的行数，当数据位与校验码的总容量小于等于存储器的容量时，开始计算校验码，并将原来dat文件中的数据和新生成的校验码写到输出文件中，其中原来的数据位从文件头开始顺序排放，校验码从文件尾开始倒序排放，中间部分补0。利用本发明方法，实现了存储器中数据位对应的校验码倒序存储，处理器在读取校验码时直接将所有地址线上的数值都置为1，从存储器的最末端倒序读取校验码，简单方便，且能够节省管脚数，减少内部逻辑单元，提高处理器性能。
-
公开(公告)号：CN102915769B
公开(公告)日：2015-05-06
申请号：CN201210378141.8
申请日：2012-09-29
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G11C29/42
摘要： 本发明涉及一种处理器纠错检错EDAC电路实现优化方法，采用异或树实现纠错检错EDAC电路，使用二输入异或门实现异或树，通过分析纠错检错EDAC算法，选择可进行算法调度的单元，并进行算法调度，实现纠错检错EDAC编码模块，本发明针对异或树实现的EDAC电路的方式，提出的硬件实现优化方法，从EDAC算法入手分析异或门资源，进行算法调度，能够有效地减少纠错检错EDAC电路的异或门资源，从而有效地减少了EDAC电路的面积和功耗，节省电路实现资源，校验位越多的EDAC电路，优化的效果越明显。
-
-
-
-
-
-
-
-
-
搜索结果
68 条记录 (耗时 0.063 秒)
