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公开(公告)号：CN119916173A
公开(公告)日：2025-05-02
申请号：CN202411882864.0
申请日：2024-12-19
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G01R31/28
Abstract: 混合信号处理微系统模拟开关和ADC单元的测试系统及方法，属于集成电路测试领域；包括上位机和测试板；测试板包括电源模块、测试信号源模块、显示模块、微系统辅助电路、外置存储模块和混合信号处理微系统；混合信号处理微系统包括模拟开关、ADC单元、存储单元和FPGA单元。模拟开关控制ADC单元接收模拟信号的通道；ADC单元采集测试信号源模块产生的模拟信号并将其转换为数字信号；FPGA单元对模拟开关和ADC单元进行控制，读取ADC单元状态信息并采集和处理其输出的数字信号；存储单元存储FPGA配置程序；外置存储模块存储测试数据；显示模块显示测试状态信息；上位机控制测试流程，读取和处理外置存储模块中的数据，得到ADC单元和模拟开关的性能参数。
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公开(公告)号：CN119395500A
公开(公告)日：2025-02-07
申请号：CN202411385847.6
申请日：2024-09-30
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC: G01R31/28 , G05B19/04 , G01R31/00 , G01R31/303
Abstract: 本发明提供一种面向Chiplet架构微系统的单粒子闩锁效应试验系统，Chiplet微系统测试板卡用于Chiplet微系统进行单粒子闩锁试验，由微系统所需外围供电电路、存储电路、通信电路等组成；多路可调供电模块用于向Chiplet微系统测试板卡供电并将微系统电流电压传输给远程控制监测模块；远程控制监测模块收取Chiplet微系统测试板卡发出的微系统测试结果及多路可调供电模块反馈的Chiplet微系统电流电压信息，在Chiplet微系统电流超过设定阈值时报警，并记录试验过程中Chiplet微系统电流电压变化。本发明针对现有Chiplet微系统单粒子闩锁试验所需电流网络种类过多的特点，克服了试验测试微系统板卡与试验人员之间距离过远的难点，有效提高了试验人员对试验的操作性。
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公开(公告)号：CN118113593A
公开(公告)日：2024-05-31
申请号：CN202311435710.2
申请日：2023-10-31
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
Abstract: 一种针对FPGA的ATE测试向量快速迁移方法，包括：(1)根据测试需求，修改Vivado工程源文件，每个工程形成一个文件夹，多个工程形成源文件集；(2)利用FPGA批量仿真工具将步骤(1)的源文件集批量并行运行，生成Vivado工程并进行综合、实现，生成FPGA配置文件，生成仿真相关脚本文件；(3)批量并行运行步骤(2)中的仿真相关脚本文件，生成仿真波形文件。本发明方法通过简洁的人机交互界面，批量并行生成FPGA配置文件，脚本化进行Vivado与ModelSim联合仿真，批量并行生成仿真波形文件，自动化迁移FPGA测试向量，克服了通过IDE或手工输入脚本进行仿真耗时、不友好的缺点，提高了FPGA的ATE测试向量开发效率。
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公开(公告)号：CN118068110A
公开(公告)日：2024-05-24
申请号：CN202410169450.7
申请日：2024-02-06
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
Abstract: 本发明提供的一种面向SDR处理微系统的多功能辐照效应试验系统中，微系统测试模块可以对被测微系统及各存储模块进行测试，同时采集微系统测试模块温度，接收多功能监测模块的信息，并通过多功能监测模块发出的指令进行各项测试；多功能监测模块可以监测被测微系统状态信息，包括被测微系统各路电流、存储模块状态、功能接口状态及高速通信接口状态等，用于实时监测微系统工作状态并根据反馈进行控制；人机交互模块负责实时显示被测微系统实时状态信息，同时通过指令进行控制被测微系统及多功能监测模块工作状态。本发明用以克服现有微系统辐照试验系统功能单一、精度不高及难以控制等缺陷，有效提高了实验人员对实验结果的分析准确度。
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公开(公告)号：CN112953534B
公开(公告)日：2023-08-29
申请号：CN202110065921.6
申请日：2021-01-18
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03M1/08
Abstract: 本发明一种基于系统级封装的耐辐射混合信号FPGA，由可编程逻辑单元、高速并行模数转换单元、低速串行模数转换单元、数模转换单元和刷新单元组成。采用系统级封装技术，集成上述五颗耐辐射裸芯，实现通用FPGA逻辑、模数转换、数模转换、高速度、并行数据处理、实时刷新等功能。本发明所述的耐辐射混合信号FPGA，具有集成度高、体积小、可靠性高、通用性强等优点，为宇航用陀螺等电子产品混合信号采集、数据处理提供了解决方案。
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Patent Agency Ranking
公开(公告)号：CN112953534A
公开(公告)日：2021-06-11
申请号：CN202110065921.6
申请日：2021-01-18
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03M1/08
Abstract: 本发明一种基于系统级封装的耐辐射混合信号FPGA，由可编程逻辑单元、高速并行模数转换单元、低速串行模数转换单元、数模转换单元和刷新单元组成。采用系统级封装技术，集成上述五颗耐辐射裸芯，实现通用FPGA逻辑、模数转换、数模转换、高速度、并行数据处理、实时刷新等功能。本发明所述的耐辐射混合信号FPGA，具有集成度高、体积小、可靠性高、通用性强等优点，为宇航用陀螺等电子产品混合信号采集、数据处理提供了解决方案。
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公开(公告)号：CN118282415A
公开(公告)日：2024-07-02
申请号：CN202410229096.2
申请日：2024-02-29
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
Abstract: 一种多通道快速响应SDR处理微系统，采用微系统集成工艺在单个封装内集成：多通道射频收发模组，用于高频窄带信号的收发；中频信号直采收发模组，用于中频宽带信号的收发；基带处理模组，用于高速数据链路构建、瞬时大规模数据处理并提供引出端口用于系统功能扩展和性能延展；存储单元模组，用于系统功能重构。本发明具有集成度高、工作频率和带宽可编程、重构方式灵活、响应速度快的优势，能够适应现代战场复杂电磁环境下的电子对抗需求。
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公开(公告)号：CN112630631B
公开(公告)日：2023-04-18
申请号：CN202011529550.4
申请日：2020-12-22
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G01R31/317 , G01R31/28 , H04L43/0811 , H04L43/00
Abstract: 本发明提供了一种针对数字信号处理微系统的1553B通信测试方法，发送测试过程中，利用微系统内嵌FPGA单元生成测试数据，配合1553B板卡及上位机实现微系统的1553B数据发送，上位机接到数据后，将数据通过串口发送至微系统DSP单元，DSP单元通过微系统内数据总线将测试数据发送至FPGA，FPGA对测试数据进行比对，并进行测试结果判定；在接收测试过程中，利用微系统内嵌FPGA单元生成通信测试数据，并通过数据总线发送给DSP单元，DSP单元通过串口将测试数据上传至上位机，由上位机控制1553B板卡，将测试数据发送至微系统1553B接口，并利用微系统内嵌FPGA单元搭建自测试电路，完成1553B测试数据的采集与校对，最终输出测试结果。
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公开(公告)号：CN113468851A
公开(公告)日：2021-10-01
申请号：CN202110728210.2
申请日：2021-06-29
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F30/398
Abstract: 一种基于改进贪婪算法的复杂微系统软硬件划分方法，包括如下步骤：将微系统集成模块根据功能归为各个功能单元；将微系统集成模块关注的功能实现使用的体积、能耗和执行时间作为划分最优解的约束条件；初始化；对每个功能单元，以功能实现使用的能耗作为约束条件，计算硬件实现变为软件实现后能耗差额和体积的比值，并非递增排序；对每个功能单元，以功能实现使用的执行时间作为约束条件，计算硬件实现变为软件实现后时间差额和体积的比值，并非递增排序；对两组排序进行加权迭代计算，每次迭代排名最小的功能模块划到软件集合，直到没有功能单元可划分或者满足体积约束条件为止，得到满足约束条件的软硬件划分集。
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公开(公告)号：CN118585480A
公开(公告)日：2024-09-03
申请号：CN202410632741.5
申请日：2024-05-21
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC: G06F15/163 , G06F13/16 , G06F13/28 , G01S7/41 , G01S13/90
Abstract: 本发明提供了一种高效能视频SAR处理微系统及其并行实现方法，图像数据在双通道DDR3和DSP之间交互完成数据的成像处理，DDR3存储器分为两个缓冲区；DSP的每个内核均在DSP的内部缓存设有四个大小相同的缓冲条，四个缓冲条形成两组Ping‑Pong结构，每组Ping‑Pong结构分别对接一个缓冲区，通过EDMA方式完成在缓冲区的顺序取数和数据转置存储，每组中的两个缓冲条交替完成数据传输；DDR3存储器的两个缓冲区内图像数据均分为若干行，每行数据大小与缓冲条大小相同，相邻两行数据以Ping‑Pong形式分别进行数据传输，并在内核进行数据处理，将前一个内核所产生的EDMA数据传输完成标志位作为后一个内核数据传输的触发信号，各个内核依次进行数据传输，并行完成数据处理，优化数据传输时间。
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