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公开(公告)号：CN119670830A
公开(公告)日：2025-03-21
申请号：CN202510199885.0
申请日：2025-02-24
Applicant: 之江实验室
Abstract: 本申请涉及一种存算一体处理器、数据处理方法和计算机设备，包括：控制模块和数据模块，控制模块与数据模块连接；数据模块包括存储单元和存算一体处理引擎，存算一体处理引擎与存储单元连接；存算一体处理引擎包括N个存算一体处理单元和第一计算器组，存算一体处理单元与第一计算器组连接；各存算一体处理单元包括M个存算一体阵列单元和第二计算器组，存算一体阵列单元与第二计算器组连接；各存算一体阵列单元包括存算一体阵列、阵列控制单元和读出电路，存算一体阵列包括多个交叉排布的存算器件；控制模块用于控制存算一体处理引擎从存储单元获取数据，并指示存算一体处理引擎计算所获取的数据。本申请支持数据并行计算，提升了计算效率。
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公开(公告)号：CN117877561B
公开(公告)日：2024-07-12
申请号：CN202410077923.0
申请日：2024-01-18
Applicant: 之江实验室
IPC: G11C29/12
Abstract: 本申请提供一种忆阻器件的测试方法、系统、装置及存储介质。忆阻器件的测试方法包括：根据忆阻器件的开关电压确定直流电压范围；确定忆阻器件的电路模型；在直流电压范围内，确定忆阻器件的测试频率区间内的多个频率点；及在直流电压范围内，对忆阻器件的电路模型在测试频率区间内的多个频率点下进行电容性能测试。本申请可以高效、便捷的对忆阻器件进行电容性能的测试，便于研究忆阻器件的电阻电容双参量记忆特性。
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公开(公告)号：CN119537307B
公开(公告)日：2025-04-29
申请号：CN202510107628.X
申请日：2025-01-23
Applicant: 之江实验室
Abstract: 本申请涉及一种存算一体计算装置和神经网络训练系统，其中，该存算一体计算装置包括：预载模块、混合精度输入模块、输入控制模块以及存算一体阵列模块；预载模块用于对输入数据进行预载处理，并向混合精度输入模块输出待处理数据；混合精度输入模块用于根据预设的精度需求对预载模块输出的待处理数据进行串行输出；输入控制模块用于向存算一体阵列模块输出行选通信号和列选通信号；存算一体阵列模块用于基于输入控制模块输出的行选通信号和列选通信号，对混合精度输入模块所串行输出的数据执行读、写以及计算处理。其能够为不同的神经网络算法提供更多的精度选择，提高了存算一体装置的灵活性和适用性。
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Patent Agency Ranking
公开(公告)号：CN119851744A
公开(公告)日：2025-04-18
申请号：CN202510314405.0
申请日：2025-03-17
Applicant: 之江实验室
Abstract: 本申请提供一种RRAM忆阻器的耐久性测试方法、装置、电子设备和介质。其中方法包括：获取RRAM器件的当前状态；基于RRAM器件的当前状态，确定连续多次复位操作和连续多次置位操作的先后顺序；复位操作表示对RRAM忆阻器件进行擦除；置位操作表示对RRAM忆阻器件进行编程；使用渐变增大的脉冲强度，确定RRAM器件的电阻区间；渐变增大的脉冲强度包括能够翻转RRAM当前状态的初始脉冲强度；根据RRAM器件的电阻区间内最高阻态和最低阻态，选用耐久性测试所使用的固定脉冲参数，加载连续交替的复位操作和置位操作，对RRAM器件进行耐久性测试。如此，可以避免由于过复位或过置位问题导致的耐久性测试提前失效。
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公开(公告)号：CN119537307A
公开(公告)日：2025-02-28
申请号：CN202510107628.X
申请日：2025-01-23
Applicant: 之江实验室
Abstract: 本申请涉及一种存算一体计算装置和神经网络训练系统，其中，该存算一体计算装置包括：预载模块、混合精度输入模块、输入控制模块以及存算一体阵列模块；预载模块用于对输入数据进行预载处理，并向混合精度输入模块输出待处理数据；混合精度输入模块用于根据预设的精度需求对预载模块输出的待处理数据进行串行输出；输入控制模块用于向存算一体阵列模块输出行选通信号和列选通信号；存算一体阵列模块用于基于输入控制模块输出的行选通信号和列选通信号，对混合精度输入模块所串行输出的数据执行读、写以及计算处理。其能够为不同的神经网络算法提供更多的精度选择，提高了存算一体装置的灵活性和适用性。
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公开(公告)号：CN117519802B
公开(公告)日：2024-04-30
申请号：CN202410025725.X
申请日：2024-01-08
Applicant: 之江实验室
Abstract: 本申请提出了基于存算一体单元的数据处理装置，包括控制单元、数据存储器、预载单元、输入单元、存算一体处理单元以及输出单元。控制单元负责装置的全局及局部模块的控制；数据存储器用于初始数据以及结果数据的存储；预载单元用于输入计算数据的预载；输入单元与数据存储器、预载单元和存算一体处理单元相连，用于读、写、计算过程中的数据载入和输出；存算一体处理单元由多个存算一体单元构成，并与输出单元相连进行数据的输出。通过在内置的存算一体单元的处理装置集成了构建完整计算数据流和控制流所需要的结构单元，实现不同计算结构的矩阵计算，在卷积计算模式下优化了数据流，减少访存的消耗。
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公开(公告)号：CN117877561A
公开(公告)日：2024-04-12
申请号：CN202410077923.0
申请日：2024-01-18
Applicant: 之江实验室
IPC: G11C29/12
Abstract: 本申请提供一种忆阻器件的测试方法、系统、装置及存储介质。忆阻器件的测试方法包括：根据忆阻器件的开关电压确定直流电压范围；确定忆阻器件的电路模型；在直流电压范围内，确定忆阻器件的测试频率区间内的多个频率点；及在直流电压范围内，对忆阻器件的电路模型在测试频率区间内的多个频率点下进行电容性能测试。本申请可以高效、便捷的对忆阻器件进行电容性能的测试，便于研究忆阻器件的电阻电容双参量记忆特性。
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公开(公告)号：CN117519802A
公开(公告)日：2024-02-06
申请号：CN202410025725.X
申请日：2024-01-08
Applicant: 之江实验室
Abstract: 本申请提出了基于存算一体单元的数据处理装置，包括控制单元、数据存储器、预载单元、输入单元、存算一体处理单元以及输出单元。控制单元负责装置的全局及局部模块的控制；数据存储器用于初始数据以及结果数据的存储；预载单元用于输入计算数据的预载；输入单元与数据存储器、预载单元和存算一体处理单元相连，用于读、写、计算过程中的数据载入和输出；存算一体处理单元由多个存算一体单元构成，并与输出单元相连进行数据的输出。通过在内置的存算一体单元的处理装置集成了构建完整计算数据流和控制流所需要的结构单元，实现不同计算结构的矩阵计算，在卷积计算模式下优化了数据流，减少访存的消耗。
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