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公开(公告)号：CN111696864B
公开(公告)日：2023-12-22
申请号：CN201910185589.X
申请日：2019-03-12
IPC分类号： H01L21/336 , H01L21/28
摘要： 一种半导体器件及其形成方法，其中形成方法包括：提供基底，所述基底上具有若干相互分立的伪栅电极层，所述基底上还具有初始第一介质层，且所述初始第一介质层暴露出伪栅电极层顶部表面；回刻蚀所述初始第一介质层，形成第一介质层，所述第一介质层顶部表面低于伪栅电极层顶部表面；在所述第一介质层表面形成刻蚀停止层；去除所述伪栅电极层，在所述第一介质层内形成伪栅开口；在所述伪栅开口内形成栅极结构，且所述栅极结构顶部表面和刻蚀停止层顶部表面齐平。所述方法形成的半导体器件的性能较好。
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公开(公告)号：CN106971973B
公开(公告)日：2020-01-03
申请号：CN201610021334.6
申请日：2016-01-13
IPC分类号： H01L21/768
摘要： 本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在半导体衬底上依次形成蚀刻停止层、低k介电层和硬掩膜层；在低k介电层中形成用于填充铜金属互连层的沟槽和通孔；对所述沟槽和通孔实施预处理过程，以修复所述沟槽和通孔的形貌，并圆化所述沟槽和通孔的顶端拐角部分；执行蚀刻后处理过程，以去除蚀刻残留物和杂质。根据本发明，可以改善形成的铜金属互连层的质量，进而提升器件的性能。
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公开(公告)号：CN104867861B
公开(公告)日：2018-03-20
申请号：CN201410062292.1
申请日：2014-02-24
IPC分类号： H01L21/768
摘要： 本发明提供一种半导体器件的制作方法，所述制作方法包括：提供半导体衬底；在所述半导体衬底上依次形成第一阻挡层、第一层间介电层；在所述第一层间介电层和所述第一阻挡层中，形成第一沟槽；在所述第一沟槽内填充第一金属层；执行第一化学机械研磨工艺，以形成第一金属互连线；回蚀刻所述第一层间介电层，以露出部分所述第一金属互连线；在所述第一层间介电层以及所述第一金属互连线上形成第二阻挡层和第二层间介质层；在所述第二阻挡层和第二层间介质层中形成第二沟槽和通孔以露出所述第一金属互连线；在所述第二沟槽和所述通孔中填充第二金属层。通过此方法避免了通孔底端虎齿现象的出现，提高了器件的可靠性和良品率。
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公开(公告)号：CN107275202A
公开(公告)日：2017-10-20
申请号：CN201610213588.8
申请日：2016-04-07
IPC分类号： H01L21/3065 , H01L21/768
摘要： 本发明提供一种刻蚀方法及半导体结构的形成方法，所述形成方法包括：提供待刻蚀结构，所述待刻蚀结构内具有沟槽，所述沟槽内具有介质层；对所述沟槽内的介质层进行刻蚀，在刻蚀过程中，在所述待刻蚀结构侧壁表面形成聚合物，通过改变刻蚀温度使所述刻蚀过程包括：沉积阶段和去除阶段，在所述沉积阶段中，聚合物在待刻蚀结构表面的沉积速率大于聚合物刻蚀速率，在所述去除阶段中，聚合物在待刻蚀结构表面的沉积速率小于聚合物刻蚀速率。其中，通过改变温度使所刻蚀过程包括：沉积阶段和去除阶段，能够防止侧墙表面的聚合物过多而使刻蚀停止。
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公开(公告)号：CN106971973A
公开(公告)日：2017-07-21
申请号：CN201610021334.6
申请日：2016-01-13
IPC分类号： H01L21/768
摘要： 本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在半导体衬底上依次形成蚀刻停止层、低k介电层和硬掩膜层；在低k介电层中形成用于填充铜金属互连层的沟槽和通孔；对所述沟槽和通孔实施预处理过程，以修复所述沟槽和通孔的形貌，并圆化所述沟槽和通孔的顶端拐角部分；执行蚀刻后处理过程，以去除蚀刻残留物和杂质。根据本发明，可以改善形成的铜金属互连层的质量，进而提升器件的性能。
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公开(公告)号：CN102569081B
公开(公告)日：2015-07-08
申请号：CN201010600604.1
申请日：2010-12-22
IPC分类号： H01L21/336 , H01L21/311
摘要： 本发明提供一种用于制作应变半导体器件结构的方法，包括：提供前端器件结构，包括半导体衬底和位于半导体衬底上的栅极结构；在半导体衬底上形成位于栅极结构两侧且紧靠栅极结构的部分可灰化间隙壁结构，部分可灰化间隙壁结构由内到外依次包括第一间隙壁层和第二间隙壁层；在半导体衬底的表面、部分可灰化间隙壁结构的表面以及栅极结构的表面上，形成保护氧化层；进行离子注入，以在半导体衬底中形成源/漏区；去除保护氧化层和第二间隙壁层，直至露出第一间隙壁层的表面为止；以及在半导体衬底的表面、第一间隙壁层的表面以及栅极结构的表面上形成应力引入衬垫层。该方法能够有效地抑制SPT处理对PMOS晶体管饱和电流的不利影响，并且避免对硅化区造成损伤。
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公开(公告)号：CN114078693A
公开(公告)日：2022-02-22
申请号：CN202010819925.4
申请日：2020-08-14
IPC分类号： H01L21/027 , H01L21/033 , G03F1/46 , G03F1/80
摘要： 一种半导体结构及其形成方法，形成方法包括：提供基底；在基底上形成待掺杂材料层和位于待掺杂材料层上的顶部硬掩膜层；对顶部硬掩膜层进行一次或多次图形化处理，图形化处理包括：在顶部硬掩膜层上形成图形结构层；以图形结构层为掩膜刻蚀顶部硬掩膜层，形成掩膜开口；去除图形结构层；在完成最后一次图形化处理后，向掩膜开口露出的待掺杂材料层中掺杂离子，掺杂有离子的待掺杂材料层作为目标图形层。本发明顶部硬掩膜层的耐刻蚀度高，因此，形成掩膜开口的过程中，掩膜开口侧壁受到横向刻蚀的影响小，从而提高掩膜开口的侧壁垂直度和平整度，相应提高目标图形层的线宽均一性，进而提高图形传递精度。
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公开(公告)号：CN114005474A
公开(公告)日：2022-02-01
申请号：CN202010737898.6
申请日：2020-07-28
IPC分类号： G11C11/16
摘要： 本申请提供一种存储单元、存储器以及数据写入方法，所述存储单元包括：自旋轨道矩提供线；至少两个尺寸不同的存储结构，所述存储结构位于所述自旋轨道矩提供线上，进行写操作时，每一所述存储结构具有不同的写电流。本申请在条自旋轨道矩提供线上设置至少两个尺寸不同的存储结构，进行写操作时，每一所述存储结构具有不同的写电流，可以通过控制电流来得到不同的存储结构组合状态，并将存储结构的状态改变成写入态对应的状态，能够大幅度提高SOT‑MRAM的存储量和单位面积上的存储密度。
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公开(公告)号：CN104900583A
公开(公告)日：2015-09-09
申请号：CN201410081261.0
申请日：2014-03-06
IPC分类号： H01L21/768
CPC分类号： H01L21/768 , H01L21/76805 , H01L21/76838
摘要： 本发明提供一种半导体器件的制作方法，所述方法包括：提供半导体衬底；在所述半导体衬底上依次形成第一阻挡层、第一层间介电层和第二阻挡层；刻蚀所述第二阻挡层、所述第一层间介电层和所述第一阻挡层，以形成第一沟槽；在所述第一沟槽内填充第一金属层；执行第一化学机械研磨工艺，停止于所述第二阻挡层中，以形成第一金属互连线；在所述第二阻挡层和所述第一金属互连线表面依次形成中间阻挡层、第二层间介电层和第三阻挡层；在所述中间阻挡层、所述第二层间介电层和所述第三阻挡层中形成第二沟槽和通孔以露出所述第一金属互连线；在所述第二沟槽和所述通孔中填充第二金属层。上述方法避免了通孔底端出现虎齿现象，提高了器件的可靠性和良品率。
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公开(公告)号：CN110931354B
公开(公告)日：2023-05-05
申请号：CN201811094410.1
申请日：2018-09-19
IPC分类号： H01L21/033 , G03F1/66 , G03F7/20
摘要： 本发明提供一种半导体结构以及半导体结构的制造方法，其中，制造方法包括：图形化掩膜叠层后，形成第一掩膜层和位于第一掩膜层上的第二掩膜层；对第二掩膜层进行灰化处理，使第二掩膜层的材料回流覆盖第一掩膜层侧壁，在第一掩膜层侧壁形成覆盖层；然后以覆盖层和第一掩膜层为掩膜，刻蚀待刻蚀层以在待刻蚀层内形成通孔。本发明能够增加形成通孔所需的光刻工艺窗口和掩膜刻蚀工艺窗口，减小形成通孔的工艺难度，改善形成的通孔质量。
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