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公开(公告)号：CN117521574A
公开(公告)日：2024-02-06
申请号：CN202311422774.9
申请日：2023-10-30
Applicant: 中国科学院计算技术研究所
IPC: G06F30/333 , G06F30/327 , G06F30/343
Abstract: 本发明提出一种基于模块化策略的中间表示层扫描链插入方法及系统，包括获取包括待测设计电路的原始设计，依据原始设计的结构模块关系，构建有向无环图，有向无环图中顶点表示所涉及的中间表示层模块，而每个有向边表示上层模块将下层目标子模块实例化的逻辑关系；对有向无环图进行逆拓扑排序，从有向无环图实例化关系中最底层的模块开始，插入扫描链，为扫描链均创建一对输入和输出端口，并逐级向上层模块插入扫描链，直到有向无环图实例化关系中最顶层的模块插入扫描链；扫描链将插入到未进行展平处理的中间表示层网表。本发明简化了扫描链插入过程，效率明显提升。
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公开(公告)号：CN113887164B
公开(公告)日：2025-02-07
申请号：CN202111156001.1
申请日：2021-09-30
Applicant: 中国科学院计算技术研究所
IPC: G06F30/392 , G06F30/327
Abstract: 本发明提供一种FPGA开发方法，所述方法包括步骤：步骤100：接收输入的HDL源文件和用户约束文件，进行OOC综合，生成逻辑网表，并封装为DCP文件；步骤200：接收步骤100生成的DCP文件，调用跨SLR接口电路自动化生成脚本以生成跨SLR接口电路；步骤300：进行整体布局布线，将输出结果封装为DCP文件；步骤400：将步骤300生成的DCP文件生成比特流文件，配置FPGA设备，对FPGA设备进行运行与实时调试。基于本发明的实施例，可以显著降低了大型逻辑设计在FPGA器件部署的难度，使得设计者不需要手动的方式进行繁琐的跨SLR设计迭代与局部布局布线的调整，有助于大型逻辑设计在SSI类型的FPGA云环境与本地环境上的映射实现与快速部署。
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公开(公告)号：CN113887164A
公开(公告)日：2022-01-04
申请号：CN202111156001.1
申请日：2021-09-30
Applicant: 中国科学院计算技术研究所
IPC: G06F30/392 , G06F30/327
Abstract: 本发明提供一种FPGA开发方法，所述方法包括步骤：步骤100：接收输入的HDL源文件和用户约束文件，进行OOC综合，生成逻辑网表，并封装为DCP文件；步骤200：接收步骤100生成的DCP文件，调用跨SLR接口电路自动化生成脚本以生成跨SLR接口电路；步骤300：进行整体布局布线，将输出结果封装为DCP文件；步骤400：将步骤300生成的DCP文件生成比特流文件，配置FPGA设备，对FPGA设备进行运行与实时调试。基于本发明的实施例，可以显著降低了大型逻辑设计在FPGA器件部署的难度，使得设计者不需要手动的方式进行繁琐的跨SLR设计迭代与局部布局布线的调整，有助于大型逻辑设计在SSI类型的FPGA云环境与本地环境上的映射实现与快速部署。
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公开(公告)号：CN117149536A
公开(公告)日：2023-12-01
申请号：CN202310555661.X
申请日：2023-05-17
Applicant: 中国科学院计算技术研究所
IPC: G06F11/22 , G06F9/50 , G01R31/317
Abstract: 本发明提出一种面向处理器系统级设计的测试方法和系统，包括：基于SoC‑FPGA的处理器测试平台根据硬件源码与器件情况，选择被测处理器的内存与外设使用模式，检测待测试的处理器并对其进行接口标准化处理，将待测试处理器的接口按功能划分；处理器测试平台结合所选的内存与外设使用模式，将待测试处理器以软核的形式部署，设计硬核处理器与待测试处理器的地址空间映射机制，构建FPGA工程并生成硬件配置文件；对软件源码进行编译并生成用于测试的软件负载；硬核处理器根据所选内存与外设使用模式，部署软件负载；根据内存与外设使用模式将SoC‑FPGA的外设接口资源以独占或共享的方式提供给待测试处理器；执行软件负载，对完整软硬件系统进行评测。
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公开(公告)号：CN115202808A
公开(公告)日：2022-10-18
申请号：CN202210698619.9
申请日：2022-06-20
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种用于虚拟化环境中片上系统的DMA方法和系统，包括：读主机内存‑写FPGA内存和读FPGA内存‑写主机内存两个方向的DMA硬件。以读主机内存‑写FPGA内存为例，主机运行的虚拟机发起访问FPGA内存指令，DMA模块接受该指令，将FPGA访存地址和传输字节大小以数据流的形式输入至命令字生成模块将数据流转换为命令字，流数据转换模块根据该命令字访问FPGA内存。本发明通过设计DMA软硬件，实现在上述两个方向分别只使用一个DMA描述符，以减少主机硬件地址翻译竞争开销。在SoC FPGA中，片上总线互连的CPU和FPGA紧耦合，在其CPU主机上运行的虚拟机中直通上述两个方向DMA。
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Patent Agency Ranking
公开(公告)号：CN114968487B
公开(公告)日：2025-01-24
申请号：CN202210569933.7
申请日：2022-05-24
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开一种在虚拟机中进行FPGA动态部分可重构配置方法，包括以下步骤：在虚拟机监视器中处理虚拟机FPGA配置特权指令产生的异常；在虚拟机设备列表中构建虚拟的FPGA配置接口设备节点；在虚拟机操作系统内核中使用Linux FPGA子系统软件代码；在虚拟机操作系统内核中使用FPGA配置驱动程序代码；以及在虚拟机中通过Linux FPGA子系统暴露的接口配置FPGA。
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公开(公告)号：CN117422027A
公开(公告)日：2024-01-19
申请号：CN202311412377.3
申请日：2023-10-27
Applicant: 中国科学院计算技术研究所
IPC: G06F30/331 , G06F30/34
Abstract: 本发明提出一种面向FPGA的软扫描链设计与使用方法、装置，包括：对DUT的片上内存，插入与其数据位宽相等数量的触发器，并在其读写端口设置控制逻辑模块，依次首尾串联组成面向片上内存的软扫描链；在DUT正常运行时该控制逻辑模块将原始的地址与使能信号直通到片上内存；在DUT暂停运行时，该DUT中距离该片上软扫描链输出端最近的一级片上内存RAM作为当前内存RAM；当前内存RAM的控制逻辑模块对当前内存RAM发出读命令，以通过当前内存RAM的软扫描链对片上内存内容进行扫描，将当前内存RAM中的数据逐个读出；判断当前内存RAM是否为DUT的最后一个片上内存，若是，则完成全部片上内存的扫描，保存所有读出结果作为片上内存扫描结果。
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公开(公告)号：CN112597096B
公开(公告)日：2023-11-21
申请号：CN202011478343.0
申请日：2020-12-15
Applicant: 中国科学院计算技术研究所
IPC: G06F15/78 , G06F1/3234 , G06F1/324
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公开(公告)号：CN114968487A
公开(公告)日：2022-08-30
申请号：CN202210569933.7
申请日：2022-05-24
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开一种在虚拟机中进行FPGA动态部分可重构配置方法，包括以下步骤：在虚拟机监视器中处理虚拟机FPGA配置特权指令产生的异常；在虚拟机设备列表中构建虚拟的FPGA配置接口设备节点；在虚拟机操作系统内核中使用Linux FPGA子系统软件代码；在虚拟机操作系统内核中使用FPGA配置驱动程序代码；以及在虚拟机中通过Linux FPGA子系统暴露的接口配置FPGA。
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公开(公告)号：CN117149536B
公开(公告)日：2025-04-04
申请号：CN202310555661.X
申请日：2023-05-17
Applicant: 中国科学院计算技术研究所
IPC: G06F11/22 , G06F9/50 , G01R31/317
Abstract: 本发明提出一种面向处理器系统级设计的测试方法和系统，包括：基于SoC‑FPGA的处理器测试平台根据硬件源码与器件情况，选择被测处理器的内存与外设使用模式，检测待测试的处理器并对其进行接口标准化处理，将待测试处理器的接口按功能划分；处理器测试平台结合所选的内存与外设使用模式，将待测试处理器以软核的形式部署，设计硬核处理器与待测试处理器的地址空间映射机制，构建FPGA工程并生成硬件配置文件；对软件源码进行编译并生成用于测试的软件负载；硬核处理器根据所选内存与外设使用模式，部署软件负载；根据内存与外设使用模式将SoC‑FPGA的外设接口资源以独占或共享的方式提供给待测试处理器；执行软件负载，对完整软硬件系统进行评测。
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