公开(公告)号：CN117422027A

公开(公告)日：2024-01-19

申请号：CN202311412377.3

申请日：2023-10-27

Applicant: 中国科学院计算技术研究所

Inventor： 常轶松 ,  陈欲晓 ,  张科 ,  陈飞羽 ,  齐乐 ,  陈明宇 ,  包云岗

IPC: G06F30/331 ,  G06F30/34

Abstract: 本发明提出一种面向FPGA的软扫描链设计与使用方法、装置，包括：对DUT的片上内存，插入与其数据位宽相等数量的触发器，并在其读写端口设置控制逻辑模块，依次首尾串联组成面向片上内存的软扫描链；在DUT正常运行时该控制逻辑模块将原始的地址与使能信号直通到片上内存；在DUT暂停运行时，该DUT中距离该片上软扫描链输出端最近的一级片上内存RAM作为当前内存RAM；当前内存RAM的控制逻辑模块对当前内存RAM发出读命令，以通过当前内存RAM的软扫描链对片上内存内容进行扫描，将当前内存RAM中的数据逐个读出；判断当前内存RAM是否为DUT的最后一个片上内存，若是，则完成全部片上内存的扫描，保存所有读出结果作为片上内存扫描结果。

公开(公告)号：CN117556757A

公开(公告)日：2024-02-13

申请号：CN202311518820.5

申请日：2023-11-14

Applicant: 中国科学院计算技术研究所

Inventor： 常轶松 ,  陈欲晓 ,  张科 ,  陈飞羽 ,  齐乐 ,  陈明宇 ,  包云岗

IPC: G06F30/343 ,  G06F115/10

Abstract: 本发明提出一种FPGA加速仿真中内存行为确定性重放系统与方法。本发明设计了一种用于FPGA加速仿真的内存模型系统，并基于检查点技术和事务级确定性的保障方法精确保存目标系统中内存模型的事务级状态，无需考虑FPGA系统中物理内存控制器与内存器件与逻辑仿真中内存模型的差异，可实现FPGA硬件原型仿真平台与逻辑电路仿真软件工具间的状态迁移与确定性重放。

公开(公告)号：CN117521574A

公开(公告)日：2024-02-06

申请号：CN202311422774.9

申请日：2023-10-30

Applicant: 中国科学院计算技术研究所

Inventor： 常轶松 ,  陈欲晓 ,  张科 ,  陈飞羽 ,  齐乐 ,  陈明宇 ,  包云岗

IPC: G06F30/333 ,  G06F30/327 ,  G06F30/343

Abstract: 本发明提出一种基于模块化策略的中间表示层扫描链插入方法及系统，包括获取包括待测设计电路的原始设计，依据原始设计的结构模块关系，构建有向无环图，有向无环图中顶点表示所涉及的中间表示层模块，而每个有向边表示上层模块将下层目标子模块实例化的逻辑关系；对有向无环图进行逆拓扑排序，从有向无环图实例化关系中最底层的模块开始，插入扫描链，为扫描链均创建一对输入和输出端口，并逐级向上层模块插入扫描链，直到有向无环图实例化关系中最顶层的模块插入扫描链；扫描链将插入到未进行展平处理的中间表示层网表。本发明简化了扫描链插入过程，效率明显提升。