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公开(公告)号：CN116029242B
公开(公告)日：2025-04-04
申请号：CN202211667431.4
申请日：2022-12-23
Applicant: 中国科学院计算技术研究所
IPC: G06F30/343 , G06F15/173
Abstract: 本发明提出一种云原生的硬件逻辑仿真FPGA加速方法和系统，包括：基于松耦合FPGA集群构建硬件逻辑仿真加速平台，将每个FPGA节点划分为用于承载加速平台提供功能的静态逻辑区和多个具有相同逻辑资源规模用于承载待仿真目标逻辑电路的动态逻辑区；配套的定制化工具可获取当前加速平台每个租户的待仿真硬件设计，并插入仿真控制电路；配套工具可生成可部署于若干动态逻辑区的FPGA配置文件；运行于FPGA节点内紧耦合集成处理器上的仿真软件，控制FPGA节点上的硬件设计的运行，每个FPGA节点动态逻辑区产生仿真数据，将FPGA节点电路内部的状态数据作为仿真结果回传给租户；同时通过各FPGA节点静态逻辑区与其他FPGA节点的进行仿真数据交互，以便支持大规模逻辑电路仿真运行。
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公开(公告)号：CN117422027A
公开(公告)日：2024-01-19
申请号：CN202311412377.3
申请日：2023-10-27
Applicant: 中国科学院计算技术研究所
IPC: G06F30/331 , G06F30/34
Abstract: 本发明提出一种面向FPGA的软扫描链设计与使用方法、装置，包括：对DUT的片上内存，插入与其数据位宽相等数量的触发器，并在其读写端口设置控制逻辑模块，依次首尾串联组成面向片上内存的软扫描链；在DUT正常运行时该控制逻辑模块将原始的地址与使能信号直通到片上内存；在DUT暂停运行时，该DUT中距离该片上软扫描链输出端最近的一级片上内存RAM作为当前内存RAM；当前内存RAM的控制逻辑模块对当前内存RAM发出读命令，以通过当前内存RAM的软扫描链对片上内存内容进行扫描，将当前内存RAM中的数据逐个读出；判断当前内存RAM是否为DUT的最后一个片上内存，若是，则完成全部片上内存的扫描，保存所有读出结果作为片上内存扫描结果。
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Patent Agency Ranking
公开(公告)号：CN117521574A
公开(公告)日：2024-02-06
申请号：CN202311422774.9
申请日：2023-10-30
Applicant: 中国科学院计算技术研究所
IPC: G06F30/333 , G06F30/327 , G06F30/343
Abstract: 本发明提出一种基于模块化策略的中间表示层扫描链插入方法及系统，包括获取包括待测设计电路的原始设计，依据原始设计的结构模块关系，构建有向无环图，有向无环图中顶点表示所涉及的中间表示层模块，而每个有向边表示上层模块将下层目标子模块实例化的逻辑关系；对有向无环图进行逆拓扑排序，从有向无环图实例化关系中最底层的模块开始，插入扫描链，为扫描链均创建一对输入和输出端口，并逐级向上层模块插入扫描链，直到有向无环图实例化关系中最顶层的模块插入扫描链；扫描链将插入到未进行展平处理的中间表示层网表。本发明简化了扫描链插入过程，效率明显提升。
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公开(公告)号：CN117149536B
公开(公告)日：2025-04-04
申请号：CN202310555661.X
申请日：2023-05-17
Applicant: 中国科学院计算技术研究所
IPC: G06F11/22 , G06F9/50 , G01R31/317
Abstract: 本发明提出一种面向处理器系统级设计的测试方法和系统，包括：基于SoC‑FPGA的处理器测试平台根据硬件源码与器件情况，选择被测处理器的内存与外设使用模式，检测待测试的处理器并对其进行接口标准化处理，将待测试处理器的接口按功能划分；处理器测试平台结合所选的内存与外设使用模式，将待测试处理器以软核的形式部署，设计硬核处理器与待测试处理器的地址空间映射机制，构建FPGA工程并生成硬件配置文件；对软件源码进行编译并生成用于测试的软件负载；硬核处理器根据所选内存与外设使用模式，部署软件负载；根据内存与外设使用模式将SoC‑FPGA的外设接口资源以独占或共享的方式提供给待测试处理器；执行软件负载，对完整软硬件系统进行评测。
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公开(公告)号：CN117556757A
公开(公告)日：2024-02-13
申请号：CN202311518820.5
申请日：2023-11-14
Applicant: 中国科学院计算技术研究所
IPC: G06F30/343 , G06F115/10
Abstract: 本发明提出一种FPGA加速仿真中内存行为确定性重放系统与方法。本发明设计了一种用于FPGA加速仿真的内存模型系统，并基于检查点技术和事务级确定性的保障方法精确保存目标系统中内存模型的事务级状态，无需考虑FPGA系统中物理内存控制器与内存器件与逻辑仿真中内存模型的差异，可实现FPGA硬件原型仿真平台与逻辑电路仿真软件工具间的状态迁移与确定性重放。
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公开(公告)号：CN117149536A
公开(公告)日：2023-12-01
申请号：CN202310555661.X
申请日：2023-05-17
Applicant: 中国科学院计算技术研究所
IPC: G06F11/22 , G06F9/50 , G01R31/317
Abstract: 本发明提出一种面向处理器系统级设计的测试方法和系统，包括：基于SoC‑FPGA的处理器测试平台根据硬件源码与器件情况，选择被测处理器的内存与外设使用模式，检测待测试的处理器并对其进行接口标准化处理，将待测试处理器的接口按功能划分；处理器测试平台结合所选的内存与外设使用模式，将待测试处理器以软核的形式部署，设计硬核处理器与待测试处理器的地址空间映射机制，构建FPGA工程并生成硬件配置文件；对软件源码进行编译并生成用于测试的软件负载；硬核处理器根据所选内存与外设使用模式，部署软件负载；根据内存与外设使用模式将SoC‑FPGA的外设接口资源以独占或共享的方式提供给待测试处理器；执行软件负载，对完整软硬件系统进行评测。
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公开(公告)号：CN116029242A
公开(公告)日：2023-04-28
申请号：CN202211667431.4
申请日：2022-12-23
Applicant: 中国科学院计算技术研究所
IPC: G06F30/343 , G06F15/173
Abstract: 本发明提出一种云原生的硬件逻辑仿真FPGA加速方法和系统，包括：基于松耦合FPGA集群构建硬件逻辑仿真加速平台，将每个FPGA节点划分为用于承载加速平台提供功能的静态逻辑区和多个具有相同逻辑资源规模用于承载待仿真目标逻辑电路的动态逻辑区；配套的定制化工具可获取当前加速平台每个租户的待仿真硬件设计，并插入仿真控制电路；配套工具可生成可部署于若干动态逻辑区的FPGA配置文件；运行于FPGA节点内紧耦合集成处理器上的仿真软件，控制FPGA节点上的硬件设计的运行，每个FPGA节点动态逻辑区产生仿真数据，将FPGA节点电路内部的状态数据作为仿真结果回传给租户；同时通过各FPGA节点静态逻辑区与其他FPGA节点的进行仿真数据交互，以便支持大规模逻辑电路仿真运行。
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