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公开(公告)号：CN105912485B
公开(公告)日：2018-12-04
申请号：CN201610202685.7
申请日：2016-04-01
Applicant: 中国科学院计算技术研究所
IPC: G06F13/16
Abstract: 本发明提出一种基于AHB‑Lite协议的访存队列设计方法及其装置，该方法包括在译码阶段，将Store操作与Load操作分别译码为Store队列需要的格式与Load操作需要的格式；判断访存级是否为Uncache Load操作，若是，则发送访存请求，否则判断访存级是否为Store操作，若为除Store操作之外的操作，则进行正常指令操作，若为Store操作，则判断执行级是否为普通Load操作，若执行级是除普通Load操作之外的操作，则进入Store操作发送访存请求，判断从设备是否准备好，若准备好，则Store队列发送AHB‑Lite控制信息与数据信息，对Store队列中数据进行移动，并完成AHB‑Lite总线的访存请求，如果执行级是普通Load操作，则对普通Load操作进行处理。
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公开(公告)号：CN105930242A
公开(公告)日：2016-09-07
申请号：CN201610299336.1
申请日：2016-05-06
Applicant: 中国科学院计算技术研究所
IPC: G06F11/26 , G06F11/263
CPC classification number: G06F11/26 , G06F11/263
Abstract: 本发明提出一种支持精确访存检测的多核处理器随机验证方法及其装置，该方法包括步骤1，将待验证的多核处理器中的用户约束与指令库相结合，生成存在访存冲突的并行程序作为验证向量；运行验证向量，记录验证向量的执行结果及访存操作的时间信息；步骤2，根据所述执行结果及所述访存操作的时间信息，进行存储一致性设计正确性检查，如果所述待验证的多核处理器的存储一致性设计符合存储一致性模型，则执行步骤3；步骤3，将所述验证向量及所述访存操作的时间信息送入指令级模拟器，所述指令级模拟器按照访存操作的时间顺序执行所述验证向量，并将结果与多核处理器模拟仿真后的执行结果进行比较，如果比较结果一致，继续执行多核处理器随机验证。
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公开(公告)号：CN105867880A
公开(公告)日：2016-08-17
申请号：CN201610203289.6
申请日：2016-04-01
Applicant: 中国科学院计算技术研究所
CPC classification number: G06F9/30069 , G06F9/35
Abstract: 本发明提出一种面向间接跳转分支预测的分支目标缓冲器及设计方法，该方法包括在分支目标缓冲器中，对于间接跳转的分支指令，如果跳转目的地址来源于预先存储到寄存器或内存的值，则在分支目标缓冲器对应项跳转目的地址中添加指向二级硬件表Indirect_BTB的索引；当一条分支指令执行完成后，若所述分支指令是跳转目的地址依赖于寄存器或内存的值的间接跳转的分支指令则执行两级分支目标缓冲器填充操作，否则执行常规分支目标缓冲器填充操作；获取需要执行的所述分支指令，若所述分支指令是跳转目的地址依赖于寄存器或内存的值的间接跳转的分支指令则执行两级分支目标缓冲器分支预测操作，否则执行常规分支目标缓冲器预测操作。
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公开(公告)号：CN105760612A
公开(公告)日：2016-07-13
申请号：CN201610108674.2
申请日：2016-02-26
Applicant: 中国科学院计算技术研究所
IPC: G06F17/50
CPC classification number: G06F17/5081 , G06F17/5054
Abstract: 本发明提出用于硅后芯片验证的断言检测装置、方法、系统、芯片，涉及超大规模集成电路设计验证领域，该装置包括断言触发逻辑模块，用于触发断言检测；综合模块，用于将所述硅后芯片中待验证RTL级综合为门级网表；反馈计数器电路模块，用于将所述断言触发逻辑模块产生的信号进行编码并生成输出编码；其中将所述断言触发逻辑模块插入到所述待验证RTL级中，通过所述综合模块获取包含所述断言触发逻辑模块的所述待验证RTL级的所述门级网表，为所述门级网表中的每一项所述断言触发逻辑模块插入所述反馈计数器电路模块，以便产生多个输出编码。
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公开(公告)号：CN101694646B
公开(公告)日：2012-04-18
申请号：CN200910235308.3
申请日：2009-09-30
Applicant: 中国科学院计算技术研究所
IPC: G06F13/40
Abstract: 本发明公开了一种不同速度总线间读传送的控制方法，包括下列步骤：桥设备B类总线侧接口发出B类总线上的设备要请求A类总线一侧的数据的B类总线读请求，并将所述B类总线读请求的地址和数据标识送入请求FIFO，并从读FIFO中读取请求的数据并返回给B类总线上的设备；桥设备A类总线侧的接口从所述请求FIFO看到所述B类总线读请求后将所述B类总线读请求取出并开始在A类总线上发起A类总线读请求，对所述B类总线读请求所请求的读数据进行两个阶段的数据预取，并将A类总线上返回的读数据送入读FIFO。
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Patent Agency Ranking
公开(公告)号：CN101556627A
公开(公告)日：2009-10-14
申请号：CN200910083790.3
申请日：2009-05-13
Applicant: 中国科学院计算技术研究所
IPC: G06F17/50
Abstract: 本发明涉及用于验证电路的模型检测中的模型抽象方法和系统，所述电路由Verilog设计，所述方法包括：步骤1，读入所述电路的Verilog代码，依据检测需求处理所述Verilog代码中的变量，以规范并简化所述代码；步骤2，根据规范后的所述变量和该变量的赋值，提取所述电路的数据路径；步骤3，提取数据路径的数据运算，根据该数据运算抽象所述数据路径；步骤4，对抽象后的所述变量和该变量的赋值进行操作，生成状态机的状态集和边集。本发明能够在用户提供必要的信息后，自动对Verilog代码进行分析，从中提取数据路径。
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公开(公告)号：CN100405323C
公开(公告)日：2008-07-23
申请号：CN200510086445.7
申请日：2005-09-20
Applicant: 中国科学院计算技术研究所
IPC: G06F11/36
Abstract: 本发明公开了一种在指令级随机测试中支持EJTAG测试的方法，包括读取并解析指令模版；从指令库中选取指令；产生合法指令及相关的附加信号；对指令进行分类处理；将指令分别送入指令级模拟器以及仿真环境；在所述的指令级模拟器中执行送入的指令，得到所述指令的在指令级模拟器中的仿真结果；在所述的仿真环境中执行送入的指令，得到执行结果，对待验证处理器设置断点；将指令级模拟器的执行结果送入仿真环境，用于与仿真环境得到的指令执行结果进行比较；判断是否发生了调试断点例外，若发生则进行调试处理，并发出相应的警告，否则比较运行结果。
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公开(公告)号：CN105912485A
公开(公告)日：2016-08-31
申请号：CN201610202685.7
申请日：2016-04-01
Applicant: 中国科学院计算技术研究所
IPC: G06F13/16
CPC classification number: G06F13/1642
Abstract: 本发明提出一种基于AHB?Lite协议的访存队列设计方法及其装置，该方法包括在译码阶段，将Store操作与Load操作分别译码为Store队列需要的格式与Load操作需要的格式；判断访存级是否为Uncache Load操作，若是，则发送访存请求，否则判断访存级是否为Store操作，若为除Store操作之外的操作，则进行正常指令操作，若为Store操作，则判断执行级是否为普通Load操作，若执行级是除普通Load操作之外的操作，则进入Store操作发送访存请求，判断从设备是否准备好，若准备好，则Store队列发送AHB?Lite控制信息与数据信息，对Store队列中数据进行移动，并完成AHB?Lite总线的访存请求，如果执行级是普通Load操作，则对普通Load操作进行处理。
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公开(公告)号：CN105738795A
公开(公告)日：2016-07-06
申请号：CN201610109126.1
申请日：2016-02-26
Applicant: 中国科学院计算技术研究所
IPC: G01R31/28
CPC classification number: G01R31/2894
Abstract: 本发明提出一种用于硅后芯片验证的翻转覆盖率检测方法及装置，涉及超大规模集成电路设计验证领域，该方法包括对所述芯片中待验证RTL级进行硅前仿真验证，采集并统计所有触发器的翻转覆盖率，对所有所述翻转覆盖率进行分析，将所有所述翻转覆盖率按照翻转次数进行排序；将所述待验证RTL级综合为门级网表，为所述门级网表插入测试扫描电路，统计所述芯片中触发器的个数为FF_COUNT_REUSED，选择翻转次数最少的FF_RARELY_COVERED个触发器作为检测对象，将所述检测对象分为FF_COUNT_REUSED个组，在所述芯片中插入计数器逻辑电路统计输出每组所述检测对象的翻转次数。
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公开(公告)号：CN101694646A
公开(公告)日：2010-04-14
申请号：CN200910235308.3
申请日：2009-09-30
Applicant: 中国科学院计算技术研究所
IPC: G06F13/40
Abstract: 本发明公开了一种不同速度总线间读传送的控制方法，包括下列步骤：桥设备B类总线侧接口发出B类总线上的设备要请求A类总线一侧的数据的B类总线读请求，并将所述B类总线读请求的地址和数据标识送入请求FIFO，并从读FIFO中读取请求的数据并返回给B类总线上的设备；桥设备A类总线侧的接口从所述请求FIFO看到所述B类总线读请求后将所述B类总线读请求取出并开始在A类总线上发起A类总线读请求，对所述B类总线读请求所请求的读数据进行两个阶段的数据预取，并将A类总线上返回的读数据送入读FIFO。
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