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公开(公告)号：CN105930242B
公开(公告)日：2018-07-06
申请号：CN201610299336.1
申请日：2016-05-06
Applicant: 中国科学院计算技术研究所
IPC: G06F11/26 , G06F11/263
Abstract: 本发明提出一种支持精确访存检测的多核处理器随机验证方法及其装置，该方法包括步骤1，将待验证的多核处理器中的用户约束与指令库相结合，生成存在访存冲突的并行程序作为验证向量；运行验证向量，记录验证向量的执行结果及访存操作的时间信息；步骤2，根据所述执行结果及所述访存操作的时间信息，进行存储一致性设计正确性检查，如果所述待验证的多核处理器的存储一致性设计符合存储一致性模型，则执行步骤3；步骤3，将所述验证向量及所述访存操作的时间信息送入指令级模拟器，所述指令级模拟器按照访存操作的时间顺序执行所述验证向量，并将结果与多核处理器模拟仿真后的执行结果进行比较，如果比较结果一致，继续执行多核处理器随机验证。
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Patent Agency Ranking
公开(公告)号：CN105930242A
公开(公告)日：2016-09-07
申请号：CN201610299336.1
申请日：2016-05-06
Applicant: 中国科学院计算技术研究所
IPC: G06F11/26 , G06F11/263
CPC classification number: G06F11/26 , G06F11/263
Abstract: 本发明提出一种支持精确访存检测的多核处理器随机验证方法及其装置，该方法包括步骤1，将待验证的多核处理器中的用户约束与指令库相结合，生成存在访存冲突的并行程序作为验证向量；运行验证向量，记录验证向量的执行结果及访存操作的时间信息；步骤2，根据所述执行结果及所述访存操作的时间信息，进行存储一致性设计正确性检查，如果所述待验证的多核处理器的存储一致性设计符合存储一致性模型，则执行步骤3；步骤3，将所述验证向量及所述访存操作的时间信息送入指令级模拟器，所述指令级模拟器按照访存操作的时间顺序执行所述验证向量，并将结果与多核处理器模拟仿真后的执行结果进行比较，如果比较结果一致，继续执行多核处理器随机验证。
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公开(公告)号：CN105867880A
公开(公告)日：2016-08-17
申请号：CN201610203289.6
申请日：2016-04-01
Applicant: 中国科学院计算技术研究所
CPC classification number: G06F9/30069 , G06F9/35
Abstract: 本发明提出一种面向间接跳转分支预测的分支目标缓冲器及设计方法，该方法包括在分支目标缓冲器中，对于间接跳转的分支指令，如果跳转目的地址来源于预先存储到寄存器或内存的值，则在分支目标缓冲器对应项跳转目的地址中添加指向二级硬件表Indirect_BTB的索引；当一条分支指令执行完成后，若所述分支指令是跳转目的地址依赖于寄存器或内存的值的间接跳转的分支指令则执行两级分支目标缓冲器填充操作，否则执行常规分支目标缓冲器填充操作；获取需要执行的所述分支指令，若所述分支指令是跳转目的地址依赖于寄存器或内存的值的间接跳转的分支指令则执行两级分支目标缓冲器分支预测操作，否则执行常规分支目标缓冲器预测操作。
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公开(公告)号：CN105760612A
公开(公告)日：2016-07-13
申请号：CN201610108674.2
申请日：2016-02-26
Applicant: 中国科学院计算技术研究所
IPC: G06F17/50
CPC classification number: G06F17/5081 , G06F17/5054
Abstract: 本发明提出用于硅后芯片验证的断言检测装置、方法、系统、芯片，涉及超大规模集成电路设计验证领域，该装置包括断言触发逻辑模块，用于触发断言检测；综合模块，用于将所述硅后芯片中待验证RTL级综合为门级网表；反馈计数器电路模块，用于将所述断言触发逻辑模块产生的信号进行编码并生成输出编码；其中将所述断言触发逻辑模块插入到所述待验证RTL级中，通过所述综合模块获取包含所述断言触发逻辑模块的所述待验证RTL级的所述门级网表，为所述门级网表中的每一项所述断言触发逻辑模块插入所述反馈计数器电路模块，以便产生多个输出编码。
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公开(公告)号：CN105867880B
公开(公告)日：2018-12-04
申请号：CN201610203289.6
申请日：2016-04-01
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种面向间接跳转分支预测的分支目标缓冲器及设计方法，该方法包括在分支目标缓冲器中，对于间接跳转的分支指令，如果跳转目的地址来源于预先存储到寄存器或内存的值，则在分支目标缓冲器对应项跳转目的地址中添加指向二级硬件表Indirect_BTB的索引；当一条分支指令执行完成后，若所述分支指令是跳转目的地址依赖于寄存器或内存的值的间接跳转的分支指令则执行两级分支目标缓冲器填充操作，否则执行常规分支目标缓冲器填充操作；获取需要执行的所述分支指令，若所述分支指令是跳转目的地址依赖于寄存器或内存的值的间接跳转的分支指令则执行两级分支目标缓冲器分支预测操作，否则执行常规分支目标缓冲器预测操作。
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公开(公告)号：CN105760612B
公开(公告)日：2018-12-04
申请号：CN201610108674.2
申请日：2016-02-26
Applicant: 中国科学院计算技术研究所
IPC: G06F17/50
Abstract: 本发明提出用于硅后芯片验证的断言检测装置、方法、系统、芯片，涉及超大规模集成电路设计验证领域，该装置包括断言触发逻辑模块，用于触发断言检测；综合模块，用于将所述硅后芯片中待验证RTL级综合为门级网表；反馈计数器电路模块，用于将所述断言触发逻辑模块产生的信号进行编码并生成输出编码；其中将所述断言触发逻辑模块插入到所述待验证RTL级中，通过所述综合模块获取包含所述断言触发逻辑模块的所述待验证RTL级的所述门级网表，为所述门级网表中的每一项所述断言触发逻辑模块插入所述反馈计数器电路模块，以便产生多个输出编码。
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