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公开(公告)号：CN114679422B
公开(公告)日：2024-04-26
申请号：CN202210299577.1
申请日：2022-03-25
申请人： 中国电子科技集团公司第五十八研究所
IPC分类号： H04L49/109 , H04L49/102 , H04L49/25 , H04L49/552 , H04L45/18
摘要： 本发明提出了一种基于双网络的无死锁多裸芯集成微系统高性能架构。该架构由多个裸芯内部的双网络通过环形拓扑互连而成，且面向环形拓扑的多裸芯互连系统，通过允许参与环形传输的多个数据包行走在不同的子网络消除部分链路竞争，解决环形拓扑中的数据环形路由死锁问题。相比传统的虚通道方法更利于简化系统设计，降低硬件和时序开销；另外，该架构实现了裸芯内部网络与裸芯扩展端口的功能解耦与分离，保证了扩展端口与片间互连设计的灵活性和以及网络设计的可扩展性，有利于片间传输加速方法的运用，从而缓解节点拥塞，提高数据传输性能。
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公开(公告)号：CN116016698B
公开(公告)日：2024-04-05
申请号：CN202211543638.0
申请日：2022-12-01
申请人： 电子科技大学 , 中国电子科技集团公司第五十八研究所
IPC分类号： H04L69/08 , H04L49/109
摘要： 本发明公开了一种面向RapidIO控制器与互连裸芯的对等式接口及数据交互方法，涉及多片网络领域，包括相互连接的RapidIO从接口模块、RapidIO主接口模块和输出控制模块。当RapidIO设备发起读/写请求时，将其看作一个虚拟主设备，当RapidIO设备收到来自系统中其他设备的读/写请求并需要返回读/写响应时，将其看作一个虚拟从设备。本发明实现了RapidIO控制器的AXI协议到互连裸芯包传输协议的转换，满足RapidIO设备作为虚拟主/从设备既能发起读/写请求又能发送读/写响应的需求，并支持高效的大数据量传输。
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公开(公告)号：CN116859226A
公开(公告)日：2023-10-10
申请号：CN202311126155.5
申请日：2023-09-04
申请人： 中国电子科技集团公司第五十八研究所
IPC分类号： G01R31/3185
摘要： 本发明公开一种面向2.5D双芯粒互连封装系统的测试电路，属于超大规模数字集成电路测试领域。本发明包括片间互连测试配置结构与面向片间互联的测试向量重定向结构，实现基于互连封装的芯粒系统中单个芯粒功能端口与中介层中未引出的互连端口的测试，实现了兼容原有单芯粒封装情况、及双芯粒互联封装后（a+b+c+d）个功能IO端口、及2n对片间互连传输端口的测试，通过增加8bit配置向量实现对双芯粒系统的快速配置。重定向后仅需10n个数据移位周期即可完成2n对互联端口的测试，即对互联端口进行测试时，将所输入的奇、偶向量重定向到互连数据传输的RX/TX端口组，不再经过系统的功能IO端口组。
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公开(公告)号：CN116859225A
公开(公告)日：2023-10-10
申请号：CN202310855919.8
申请日：2023-07-13
申请人： 中国电子科技集团公司第五十八研究所
IPC分类号： G01R31/3185 , G01R31/317 , G01R31/28
摘要： 本发明公开一种新型低扫描功耗扫描单元及扫描链，属于集成电路可测性设计领域。本发明使用新型低扫描功耗扫描单元，通过增加1个或门控制扫描单元中二级锁存器单元的2个三态门在扫描阶段的切换活动，并通过一个高阈值PMOS作为电源门控，控制二级锁存器单元内部2个反相器的电源VDD，减少扫描阶段二级锁存器的动态功耗和组合逻辑的非必要动态功耗。另外增加一个测试向量输出端口P，其信号来源于扫描单元内部一级锁存器单元的输出，减少扫描阶段的传输路径延迟。本发明适用于使用数字电路可测性设计阶段，仅仅增加一个或门和一个高阈值PMOS，不影响原有逻辑电路功能，可达到减少移位阶段下的动态功耗的目的。
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公开(公告)号：CN116414758A
公开(公告)日：2023-07-11
申请号：CN202310396907.3
申请日：2023-04-14
申请人： 中国电子科技集团公司第五十八研究所
摘要： 本发明公开一种面向高速可扩展互联裸芯与PCIe主设备的并行式转换接口，属于集成电路通信领域。本发明连接高速可扩展互联裸芯的片上网络NOD与PCIe主设备的EP端，实现PCIe主设备的AXI协议与片上网络NOD传输协议的转换，接收PCIe主设备的各种请求类型的数据包并转换成片上网络NOD协议的数据包，以及向PCIe主设备返回各种响应类型的数据包，并且支持多个不同的请求数据包在裸芯的片上网络NOD中传输，从而实现PCIe主设备对高速可扩展互联裸芯上的各从设备的通信。本发明能够芯粒的片上网络NOD的传输协议与PCIe主设备的AXI协议之间的转换和通信，并且极大地缩短了开发周期，降低开发成本。
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公开(公告)号：CN115794434A
公开(公告)日：2023-03-14
申请号：CN202211448334.6
申请日：2022-11-18
申请人： 电子科技大学 , 中国电子科技集团公司第五十八研究所
IPC分类号： G06F9/54 , G06F15/173
摘要： 本发明公开了一种基于共享存储的多裸芯集成微系统及多裸芯交互方法，本发明以一个可扩展互连裸芯NoD或是多个互连裸芯级联构成的NoP作为互连结构。该互连结构采用多节点的网络结构，在每个节点上，裸芯形式的主机或存储器通过某种标准接口控制器以及网络接口NI连接到该节点的路由器上，由NI完成本地协议到NoD/NoP包传输协议的转换，由路由器完成数据包的路由转发。本发明不仅解决了多裸芯集成微系统中的主机间尤其是异构主机间的信息交互问题，还提供了该交互机制在基于NoD/NoP互连架构的异构多节点系统中的具体实现方式，并在不引入过多开销的条件下将该信息交互机制融入包传输协议中，使得主机间的数据交换更为高效。
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公开(公告)号：CN114679422A
公开(公告)日：2022-06-28
申请号：CN202210299577.1
申请日：2022-03-25
申请人： 中国电子科技集团公司第五十八研究所
IPC分类号： H04L49/109 , H04L49/102 , H04L49/25 , H04L49/552 , H04L45/18
摘要： 本发明提出了一种基于双网络的无死锁多裸芯集成微系统高性能架构。该架构由多个裸芯内部的双网络通过环形拓扑互连而成，且面向环形拓扑的多裸芯互连系统，通过允许参与环形传输的多个数据包行走在不同的子网络消除部分链路竞争，解决环形拓扑中的数据环形路由死锁问题。相比传统的虚通道方法更利于简化系统设计，降低硬件和时序开销；另外，该架构实现了裸芯内部网络与裸芯扩展端口的功能解耦与分离，保证了扩展端口与片间互连设计的灵活性和以及网络设计的可扩展性，有利于片间传输加速方法的运用，从而缓解节点拥塞，提高数据传输性能。
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公开(公告)号：CN114760255B
公开(公告)日：2024-03-08
申请号：CN202210329742.3
申请日：2022-03-31
申请人： 中国电子科技集团公司第五十八研究所
IPC分类号： H04L49/109 , H04L49/102 , H04L49/25 , H04L45/18
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公开(公告)号：CN116016698A
公开(公告)日：2023-04-25
申请号：CN202211543638.0
申请日：2022-12-01
申请人： 电子科技大学 , 中国电子科技集团公司第五十八研究所
IPC分类号： H04L69/08 , H04L49/109
摘要： 本发明公开了一种面向RapidIO控制器与互连裸芯的对等式接口及数据交互方法，涉及多片网络领域，包括相互连接的RapidIO从接口模块、RapidIO主接口模块和输出控制模块。当RapidIO设备发起读/写请求时，将其看作一个虚拟主设备，当RapidIO设备收到来自系统中其他设备的读/写请求并需要返回读/写响应时，将其看作一个虚拟从设备。本发明实现了RapidIO控制器的AXI协议到互连裸芯包传输协议的转换，满足RapidIO设备作为虚拟主/从设备既能发起读/写请求又能发送读/写响应的需求，并支持高效的大数据量传输。
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公开(公告)号：CN115941398A
公开(公告)日：2023-04-07
申请号：CN202211532723.7
申请日：2022-12-01
申请人： 电子科技大学 , 中国电子科技集团公司第五十八研究所
IPC分类号： H04L25/02 , H04L43/0852
摘要： 本发明公开了一种跨芯片互连系统及LVDS并行数据软硬件协同校准方法，涉及多片网络领域，包括设置有辅助校准片间接口的辅助校准裸芯，以及设置有可校准片间接口的可校准裸芯；本发明可以根据各通道初始时序差异的实际情况选择使用硬件自动校准还是软件校准，使得校准过程更加灵活可控。当初始时序差异较小时，使用硬件自动校准调整时钟通道接收端的延时一般就能使全部数据通道均与时钟通道对齐，达到较高的校准效率。反之，当初始时序差异较大时，使用软件校准可以对时钟、各数据通道接收端和发送端的延时均作相应调整，具备更强的校准能力。
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