公开(公告)号：CN112189200A

公开(公告)日：2021-01-05

申请号：CN201880093611.1

申请日：2018-05-24

Applicant: 三菱电机株式会社 ,  三菱电机工程技术株式会社

Inventor： 芝梦乃 ,  松田幸成 ,  杉原坚也 ,  高垣俊介 ,  安藤和秋 ,  林豊大

IPC: G06F30/20

Abstract: 设计辅助装置(1)将部件表数据中的多个选定部件依次设为适当与否判定对象部件，使用适当与否判定对象部件和被部件的部件间关系值对选定部件的适当与否的判定值进行计算。

公开(公告)号：CN106031115A

公开(公告)日：2016-10-12

申请号：CN201580010796.1

申请日：2015-02-16

Applicant: 三菱电机株式会社

Inventor： 小西良明 ,  杉原坚也 ,  宫田好邦 ,  吉田英夫 ,  久保和夫

IPC: H04L27/38

CPC classification number: H04L27/3483 ,  H04L25/067 ,  H04L27/2331 ,  H04L27/3444 ,  H04L27/38

Abstract: 本发明提供抑制电路规模并且抑制似然度的精度劣化的似然度生成装置等。求出16QAM信号的似然度的似然度生成装置具有：第1似然度生成部，其根据将所述16QAM信号的16QAM信号点映射至星座图上时I轴成分和Q轴成分各自与似然度之间的关系，生成各个所述信号点的2比特的似然度；以及第2似然度生成部，其将所述16QAM信号的16QAM信号点的I轴成分和Q轴成分作为自变量，按照该信号点在用各比特可取的值对星座图进行区域划分而得到的查找表中的位置，生成该信号点的所述2比特以外的2比特的似然度。

公开(公告)号：CN104981979A

公开(公告)日：2015-10-14

申请号：CN201380072589.X

申请日：2013-02-08

Applicant: 三菱电机株式会社

Inventor： 杉原坚也 ,  宫田好邦 ,  松本涉

IPC: H03M13/19

CPC classification number: H03M13/1102 ,  H03M13/005 ,  H03M13/036 ,  H03M13/1154 ,  H03M13/116 ,  H03M13/1185 ,  H03M13/616 ,  H03M13/6362 ,  H04L1/0041 ,  H04L1/0045

Abstract: 本发明以空间耦合LDPC码为基础，获得具有高纠错性能的LDPC码的检查矩阵的数据结构和实现高纠错性能的纠错码的编码率变更装置以及变更方法。纠错码的检查矩阵的数据结构是纠错码的检查矩阵的数据结构，纠错码是LDPC码，检查矩阵具有针对由检查矩阵的一部分列构成的部分矩阵对行进行排序后的矩阵构造。另外，在纠错码的编码率变更装置以及方法中，根据打孔位置确定信号而确定的打孔位置是使得在检查矩阵的由于打孔而受直接影响的区域中包含2个以上的1的列的数量最少的打孔位置。

公开(公告)号：CN110419166B

公开(公告)日：2023-03-28

申请号：CN201780087800.3

申请日：2017-03-09

Applicant: 三菱电机株式会社

Inventor： 吉田英夫 ,  久保和夫 ,  石井健二 ,  杉原坚也 ,  杉原隆嗣

IPC: H03M13/19 ,  H03M13/23 ,  H03M13/27

Abstract: 具有用于对多个纠错码序列进行编码的编码电路的纠错装置，构成为并列地连接多个编码电路，对作为1个以上的系统而输入的有效载荷中的任何有效载荷，都针对传输速率的不同调整输出总线宽度和动作时钟的频率，从而利用由多个构成的全部编码电路执行多个纠错码序列的编码处理。

公开(公告)号：CN108028668A

公开(公告)日：2018-05-11

申请号：CN201580082885.7

申请日：2015-09-07

Applicant: 三菱电机株式会社

Inventor： 宫田好邦 ,  杉原坚也 ,  吉田英夫

IPC: H03M13/27

CPC classification number: H04L1/0071 ,  H03M13/2703 ,  H03M13/2792 ,  H03M13/2796 ,  H03M13/6508 ,  H03M13/6561 ,  H03M13/6563 ,  H04J3/1652 ,  H04L1/0041

Abstract: 纠错编码器(10)具有交织电路(31)、编码运算电路(321、322)和解交织电路(33)。交织电路(31)在标准速模式时，根据在1个系统的传输帧中以C列间隔排列的多列比特生成1个系统的编码前比特序列(IL1)，在2倍速模式时，根据在2个系统中的各系统的传输帧中以C/2列间隔排列的多列比特生成编码前比特序列(IL1、IL2)。编码运算电路(321、322)对1个系统的编码前比特序列(IL1)或2个系统的编码前比特序列(IL1、IL2)实施纠错编码。

公开(公告)号：CN106031115B

公开(公告)日：2017-09-15

申请号：CN201580010796.1

申请日：2015-02-16

Applicant: 三菱电机株式会社

Inventor： 小西良明 ,  杉原坚也 ,  宫田好邦 ,  吉田英夫 ,  久保和夫

IPC: H04L27/38

CPC classification number: H04L27/3483 ,  H04L25/067 ,  H04L27/2331 ,  H04L27/3444 ,  H04L27/38

Abstract: 本发明提供抑制电路规模并且抑制似然度的精度劣化的似然度生成装置等。求出16QAM信号的似然度的似然度生成装置具有：第1似然度生成部，其根据将所述16QAM信号的16QAM信号点映射至星座图上时I轴成分和Q轴成分各自与似然度之间的关系，生成各个所述信号点的2比特的似然度；以及第2似然度生成部，其将所述16QAM信号的16QAM信号点的I轴成分和Q轴成分作为自变量，按照该信号点在用各比特可取的值对星座图进行区域划分而得到的查找表中的位置，生成该信号点的所述2比特以外的2比特的似然度。

公开(公告)号：CN105814799A

公开(公告)日：2016-07-27

申请号：CN201480066943.2

申请日：2014-11-07

Applicant: 三菱电机株式会社

Inventor： 杉原坚也 ,  松本涉 ,  吉田英夫 ,  宫田好邦

IPC: H03M13/19 ,  H03M13/45

CPC classification number: H03M13/112 ,  H03M13/1114 ,  H03M13/1122 ,  H03M13/1137 ,  H03M13/1154 ,  H03M13/2909 ,  H03M13/3977 ,  H03M13/658 ,  H03M13/6583

Abstract: 纠错解码装置具备与LDPC码的检查矩阵的列以及行分别对应地设置的列运算器(201)以及行运算器(211～213)，列运算器(201)从接收序列的接收LLR(对数似然比)和行运算器(211～213)输入行LLR，计算接收序列的接收LLR与来自行运算器(211～213)的行LLR的合计值(z1)，行运算器(211～213)保持在上次运算时获得的与行LLR或列LLR相关的运算结果，采用从列运算器(201)输入的合计值和所保持的运算结果来计算列LLR，根据所算出的列LLR计算行LLR，输出给列运算器(201)。

公开(公告)号：CN103875220A

公开(公告)日：2014-06-18

申请号：CN201280050640.2

申请日：2012-10-05

Applicant: 三菱电机株式会社

Inventor： 杉原坚也 ,  松本涉

IPC: H04L27/00 ,  H03M13/25 ,  H03M13/39

Abstract: 2组基准点配对决定部（101）将成为LLR计算对象的比特是0的发送码元点和是1的发送码元点各选择2个而决定2组基准点配对。LLR运算部（113）对针对2组基准点配对分别计算出的2个LLR进行加权加法运算，对该加法运算得到的值加上根据情况而成为0的校正项，将由此得到的值运算为针对2组基准点配对的LLR。

公开(公告)号：CN118843873A

公开(公告)日：2024-10-25

申请号：CN202280093209.X

申请日：2022-03-22

Applicant: 三菱电机株式会社

Inventor： 土井护 ,  毬山利贞 ,  杉原坚也 ,  大西直

IPC: G06N20/00

Abstract: 在多智能体学习方法中，智能体(E)向人(NG)提示所取得的信息，所述人(NG)对所述智能体(E)的行动进行修正。

公开(公告)号：CN113228057A

公开(公告)日：2021-08-06

申请号：CN201980083320.9

申请日：2019-01-11

Applicant: 三菱电机株式会社

Inventor： 杉原坚也

IPC: G06N3/063

Abstract: 神经网络的推理装置具有：存储器(1)，其存储输入侧的层和用于使用输入侧的层生成矩阵积的权重数据；以及处理器(2)，其利用输入侧的层和用于使用输入侧的层生成矩阵积的权重数据，生成输出侧的层，对于权重数据，仅将由零元素和非零元素构成的多个列和行中的、非零的权重和非零的权重的位置信息存储到存储器(1)，使各行的非零元素的数量为大致相同的数量。因此，能够削减存储器的存储量，该存储器存储权重矩阵的已学习的权重数据。此外，能够削减存储器的存储量，该存储器存储权重矩阵的非零权重元素的位置。