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公开(公告)号:CN116982160A
公开(公告)日:2023-10-31
申请号:CN202180095877.1
申请日:2021-03-23
Applicant: 三菱电机株式会社
IPC: H01L29/78
Abstract: 本发明的目的在于提供一种降低鳍式晶体管的特性偏差的半导体装置。半导体装置具备基板、半导体层、元件区域以及多个鳍式晶体管。基板包括主面。半导体层作为构成基板的主面的表层而设置,或者设置在基板的主面上。半导体层具有在与基板的主面处于对应关系的晶面上具有相互等价的关系的多个晶体取向中的两个晶体取向所成的角度为60度或120度的晶体结构。元件区域由设置于基板的主面的多个单位元件区域构成。多个鳍式晶体管分别形成于多个单位元件区域中的半导体层。多个鳍式晶体管从元件区域的中央部朝向外周部呈放射状地延伸。多个鳍式晶体管中的彼此相邻的两个鳍式晶体管的间隔为60度或120度。
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公开(公告)号:CN114072927B
公开(公告)日:2024-08-16
申请号:CN201980098323.X
申请日:2019-07-16
Applicant: 三菱电机株式会社
IPC: H01L29/861 , H01L29/06 , H01L29/12 , H01L29/78 , H01L29/868 , H01L29/872
Abstract: 半导体装置具备:半导体层,包括交替配置n型柱体层(13)及p型柱体层(14)而成的超级结层(15);以及p型的耐压保持构造(56),以包围活性区域(1)的方式形成于该半导体层的上层部。至少1个耐压保持构造(56)在俯视时与超级结层(15)重叠。在俯视时与超级结层(15)重叠的耐压保持构造(56)的至少1个具有该耐压保持构造(56)的中断的部分即间隙(57)。
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公开(公告)号:CN117461141A
公开(公告)日:2024-01-26
申请号:CN202180099164.2
申请日:2021-06-14
Applicant: 三菱电机株式会社
IPC: H01L29/778
Abstract: 半导体装置(100)具备:第1氮化物半导体层(3);和在第1氮化物半导体层(3)的上方设置、在与第1氮化物半导体层(3)之间形成二维电子气的第2氮化物半导体层(4)。在第2氮化物半导体层(4)的上方,设置与二维电子气电连接的源电极(5)和漏电极(7)、和在源电极(5)与漏电极(7)之间配置的栅电极(6)。在栅电极(6)与源电极(5)之间,形成有第1氧化物层(11)、和在第1氧化物层(11)的上方设置的第2氧化物层(12)。
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公开(公告)号:CN112913032B
公开(公告)日:2024-05-03
申请号:CN201880098434.6
申请日:2018-10-25
Applicant: 三菱电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/12
Abstract: 本发明所涉及的半导体装置具有具备第1主面的半导体区域,半导体区域具备:n型柱体层及p型柱体层,沿着第1主面交替设置;p型的第1阱层,设置于n型柱体层内且n型柱体层的上表面;n型的第1源极层,设置于第1阱层内且第1阱层的上表面;第1侧面绝缘层,设置于在n型柱体层和p型柱体层的边界设置的第1沟槽内的侧面,与第1阱层及第1源极层相接;第1底面绝缘层,设置于第1沟槽内的底面,至少一部分与p型柱体层内相接;以及第1栅极电极,设置于第1沟槽内,隔着第1侧面绝缘层与第1阱层及第1源极层面对,隔着第1底面绝缘层与p型柱体层面对。
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公开(公告)号:CN114072927A
公开(公告)日:2022-02-18
申请号:CN201980098323.X
申请日:2019-07-16
Applicant: 三菱电机株式会社
IPC: H01L29/861 , H01L29/06 , H01L29/12 , H01L29/78 , H01L29/868 , H01L29/872
Abstract: 半导体装置具备:半导体层,包括交替配置n型柱体层(13)及p型柱体层(14)而成的超级结层(15);以及p型的耐压保持构造(56),以包围活性区域(1)的方式形成于该半导体层的上层部。至少1个耐压保持构造(56)在俯视时与超级结层(15)重叠。在俯视时与超级结层(15)重叠的耐压保持构造(56)的至少1个具有该耐压保持构造(56)的中断的部分即间隙(57)。
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公开(公告)号:CN112913032A
公开(公告)日:2021-06-04
申请号:CN201880098434.6
申请日:2018-10-25
Applicant: 三菱电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/12
Abstract: 本发明所涉及的半导体装置具有具备第1主面的半导体区域(40),半导体区域(40)具备:n型柱体层(13)及p型柱体层(14),沿着第1主面交替设置;p型的第1阱层(21),设置于n型柱体层(13)内且n型柱体层(13)的上表面;n型的第1源极(22)层,设置于第1阱层(21)内且第1阱层的上表面;第1侧面绝缘层(35),设置于在n型柱体层(13)和p型柱体层(14)的边界设置的第1沟槽(74)内的侧面,与第1阱层(21)及第1源极层(22)相接;第1底面绝缘层(36),设置于第1沟槽(74)内的底面,至少一部分与p型柱体层(14)内相接;以及第1栅极电极(71),设置于n型沟槽(13)内,隔着第1侧面绝缘层(35)与第1阱层(21)及第1源极层(22)面对,隔着第1底面绝缘层(36)与p型柱体层(14)面对。
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