公开(公告)号：CN113937102A

公开(公告)日：2022-01-14

申请号：CN202110766070.8

申请日：2021-07-07

Applicant: 三星电子株式会社

Inventor： 朴晟植 ,  金相辰 ,  吴泰焕 ,  李炫姃 ,  张成珍 ,  郑圭珉

IPC: H01L27/088 ,  H01L21/8234

Abstract: 一种半导体器件包括：第一和第二有源图案，在第一方向上延伸；第一外延图案，在第一有源图案上并邻近第二有源图案；第二外延图案，在第二有源图案上并邻近第一有源图案；元件分隔结构，在第一和第二外延图案之间分隔第一和第二有源图案，并包括芯分隔图案和在芯分隔图案的侧壁上的分隔侧壁图案；以及栅极结构，在第一有源图案上在与第一方向交叉的第二方向上延伸。栅极结构的上表面在与芯分隔图案的上表面相同的平面上。分隔侧壁图案包括高介电常数衬垫，该高介电常数衬垫包括包含金属的高介电常数电介质膜。

公开(公告)号：CN117192886A

公开(公告)日：2023-12-08

申请号：CN202310678851.0

申请日：2023-06-08

Applicant: 三星电子株式会社

Inventor： 金二权 ,  金相辰 ,  李智勋 ,  张珍熙 ,  金正贤

IPC: G03F1/24 ,  G03F1/76 ,  G03F1/80 ,  G03F1/38 ,  G03F1/54

Abstract: 本发明提供一种极紫外(EUV)光掩模，其可以包括掩模结构，该掩模结构包括主区域、围绕主区域的划线道区域、在划线道区域外侧且彼此分开并且各自具有相同的第一宽度的缓冲区域、以及在缓冲区域外侧的黑色边界区域。缓冲区域可以包括第一缓冲区域、第二缓冲区域和第三缓冲区域。黑色边界区域可以包括第一拐角区域、第二拐角区域和第三拐角区域。第一拐角区域可以接触第一缓冲区域和第二缓冲区域。第二拐角区域可以接触第一缓冲区域、第三缓冲区域和划线道区域的一边。第三拐角区域可以接触第二缓冲区域和第三缓冲区域。

公开(公告)号：CN107546122A

公开(公告)日：2018-01-05

申请号：CN201710426584.2

申请日：2017-06-08

Applicant: 三星电子株式会社

Inventor： 张胤京 ,  金相辰 ,  朴东云 ,  朴俊洙 ,  杨昌宰 ,  尹广燮 ,  朱惠卿

IPC: H01L21/28 ,  H01L29/423

CPC classification number: H01L21/28123 ,  H01L21/0337 ,  H01L21/823431 ,  H01L21/823456

Abstract: 一种用于制造半导体器件的方法包括：堆叠半导体层、第一牺牲层和第二牺牲层；图案化第二牺牲层以形成第二牺牲图案；在第二牺牲图案的两侧上形成间隔物图案，其中间隔物图案的间距是恒定的，并且间隔物图案的宽度是恒定的；去除第二牺牲图案；形成覆盖间隔物图案的掩模层；在掩模层上形成支持图案，其中支持图案的宽度大于间隔物图案的宽度，并且支持图案与间隔物图案交叠；将支持图案和间隔物图案转移到第一牺牲层上以形成栅极图案和支持图案；以及将栅极图案和支持图案转移到半导体层上以形成栅极和支持栅极。

公开(公告)号：CN111435217A

公开(公告)日：2020-07-21

申请号：CN201911075216.3

申请日：2019-11-06

Applicant: 三星电子株式会社

Inventor： 金二权 ,  金相辰 ,  高熙英 ,  金熙范 ,  金勋 ,  崔烘硕 ,  许晋硕

IPC: G03F1/52 ,  G03F1/56 ,  H01L21/027

Abstract: 公开了光掩模、制造其的方法和使用其制造半导体器件的方法。光掩模包括：衬底，包括图案区域和在图案区域周围的周边区域；反射层，在图案区域上并且延伸到周边区域上；吸收结构，在反射层上；以及电介质图案，在周边区域上的吸收结构上，并且暴露图案区域上的吸收结构。

公开(公告)号：CN111435217B

公开(公告)日：2024-05-28

申请号：CN201911075216.3

申请日：2019-11-06

Applicant: 三星电子株式会社

Inventor： 金二权 ,  金相辰 ,  高熙英 ,  金熙范 ,  金勋 ,  崔烘硕 ,  许晋硕

IPC: G03F1/52 ,  G03F1/56 ,  H01L21/027

Abstract: 公开了光掩模、制造其的方法和使用其制造半导体器件的方法。光掩模包括：衬底，包括图案区域和在图案区域周围的周边区域；反射层，在图案区域上并且延伸到周边区域上；吸收结构，在反射层上；以及电介质图案，在周边区域上的吸收结构上，并且暴露图案区域上的吸收结构。

公开(公告)号：CN119225128A

公开(公告)日：2024-12-31

申请号：CN202410726821.7

申请日：2024-06-06

Applicant: 三星电子株式会社

Inventor： 柳亨周 ,  权徒敬 ,  金相辰 ,  朴昌敏

IPC: G03F7/38 ,  H05B3/00

Abstract: 提供形成光致抗蚀剂图案的方法和烘烤设备。光致抗蚀剂层可形成在基底上。可对光致抗蚀剂层进行曝光工艺。可在光致抗蚀剂层中在基本上垂直于基底的上表面的竖直方向上有温度梯度的情况下对光致抗蚀剂层进行曝光后烘烤(PEB)工艺。可对光致抗蚀剂层进行显影工艺。

公开(公告)号：CN118841395A

公开(公告)日：2024-10-25

申请号：CN202311547973.2

申请日：2023-11-20

Applicant: 三星电子株式会社

Inventor： 金正贤 ,  金相辰 ,  朴宰奭 ,  金二权 ,  朴昌敏 ,  柳亨周

IPC: H01L23/528 ,  H01L23/544 ,  H01L27/092 ,  H01L21/8238

Abstract: 本公开涉及半导体器件。一种示例半导体器件包括：衬底，所述衬底包括逻辑单元区域和键区域；虚设有源图案，所述虚设有源图案位于所述键区域上；以及键图案，所述键图案位于所述虚设有源图案中。所述键图案包括在所述衬底的上部处凹陷的键单元。所述键单元包括：低于所述虚设有源图案的顶表面的底表面；以及围绕所述底表面的多个内侧表面。所述内侧表面包括第一内侧表面和与所述第一内侧表面相对的第二内侧表面。所述第二内侧表面的硅原子表面密度与所述第一内侧表面的硅原子表面密度之比率在大约0.9至大约1.1的范围内。

公开(公告)号：CN116613144A

公开(公告)日：2023-08-18

申请号：CN202310105816.X

申请日：2023-02-13

Applicant: 三星电子株式会社

Inventor： 金正贤 ,  金相辰 ,  金二权 ,  朴晟植 ,  金钟寿 ,  朴荣植 ,  李珍成 ,  朱惠卿

IPC: H01L23/544 ,  G03F7/20

Abstract: 一种半导体器件包括：基板，包括套刻标记区域；以及在套刻标记区域上的多个标记图案。所述多个标记图案包括第一标记图案、第二标记图案、第三标记图案、第四标记图案、第五标记图案、第六标记图案和第七标记图案。第二标记图案至第七标记图案被排列为在顺时针方向上围绕第一标记图案并具有形成六边形形状的中心点。

公开(公告)号：CN107546122B

公开(公告)日：2021-09-28

申请号：CN201710426584.2

申请日：2017-06-08

Applicant: 三星电子株式会社

Inventor： 张胤京 ,  金相辰 ,  朴东云 ,  朴俊洙 ,  杨昌宰 ,  尹广燮 ,  朱惠卿

IPC: H01L21/28 ,  H01L29/423

Abstract: 一种用于制造半导体器件的方法包括：堆叠半导体层、第一牺牲层和第二牺牲层；图案化第二牺牲层以形成第二牺牲图案；在第二牺牲图案的两侧上形成间隔物图案，其中间隔物图案的间距是恒定的，并且间隔物图案的宽度是恒定的；去除第二牺牲图案；形成覆盖间隔物图案的掩模层；在掩模层上形成支持图案，其中支持图案的宽度大于间隔物图案的宽度，并且支持图案与间隔物图案交叠；将支持图案和间隔物图案转移到第一牺牲层上以形成栅极图案和支持图案；以及将栅极图案和支持图案转移到半导体层上以形成栅极和支持栅极。