公开(公告)号：CN114372011A

公开(公告)日：2022-04-19

申请号：CN202110796960.3

申请日：2021-07-14

Applicant: 三星电子株式会社

Inventor： 李正浩 ,  南喜铉 ,  申载昊 ,  申孝德 ,  刘永健 ,  田仑澔 ,  郑园燮 ,  郑二品 ,  崔赫埈

IPC: G06F13/16 ,  G06F12/0862 ,  G06F12/0866

Abstract: 提供了一种用于访问设备附加存储器的系统、设备和方法。经由总线连接到主机处理器的设备包括：加速器电路，所述加速器电路被配置为基于从所述主机处理器接收到的消息进行操作；和控制器，所述控制器被配置为控制对连接到所述设备的存储器的访问，其中，所述控制器还被配置为响应于从所述加速器电路接收到的读取请求向所述主机处理器提供请求一致性解析的第一消息，以及从所述存储器预取第一数据。

公开(公告)号：CN116185277A

公开(公告)日：2023-05-30

申请号：CN202211391724.4

申请日：2022-11-08

Applicant: 三星电子株式会社

Inventor： 李正浩 ,  柳吉俊 ,  崔赫埈

IPC: G06F3/06

Abstract: 公开支持直接缓存访问的计算系统和写入输出数据的方法。提供一种支持由装置进行的直接缓存访问的计算系统。所述计算系统包括：主机，包括主机处理器、处理器缓存和主机存储器，其中，主机处理器生成数据输出请求；以及所述装置，其中，响应于来自主机处理器的数据输出请求，所述装置检查未处理的数据信息，并且基于未处理的数据信息将输出数据写入处理器缓存或主机存储器。

公开(公告)号：CN114550805A

公开(公告)日：2022-05-27

申请号：CN202111324870.0

申请日：2021-11-10

Applicant: 三星电子株式会社

Inventor： 李正浩 ,  金大熙 ,  田仑澔 ,  崔赫埈

IPC: G11C29/42

Abstract: 提供了一种半导体装置。所述半导体装置包括：装置存储器和装置一致性引擎(DCOH)，装置一致性引擎基于主机装置和主机存储器中的数据来共享装置存储器的一致性状态。装置存储器的电源基于一致性状态被动态地调整。

公开(公告)号：CN116679871A

公开(公告)日：2023-09-01

申请号：CN202211117185.5

申请日：2022-09-14

Applicant: 三星电子株式会社

Inventor： 崔赫埈 ,  李正浩 ,  刘永健 ,  郑园燮

IPC: G06F3/06

Abstract: 本申请公开了一种存储系统。该存储系统包括主机和存储设备。主机包括主机处理器和主机存储器缓冲器，其中主机处理器包括控制主机的操作的CPU核和专供CPU核使用的高速缓存。主机存储器缓冲器包括提交队列和完成队列。存储设备通过链路连接到主机，并使用事务层分组(TLP)与主机通信。存储设备包括非易失性存储器件(NVM)和存储设备控制器，其中主机将指示目的地的快速非易失性存储(NVMe)命令写入提交队列，存储设备控制器从NVM读取数据，响应于与目的地相关联的目的地信息直接访问高速缓存，并将读取的数据存储在高速缓存中。

公开(公告)号：CN116089326A

公开(公告)日：2023-05-09

申请号：CN202211386064.0

申请日：2022-11-07

Applicant: 三星电子株式会社

Inventor： 申载昊 ,  李正浩 ,  刘永健 ,  崔赫埈

IPC: G06F12/14 ,  G06F21/62 ,  G06F21/60

Abstract: 提供了一种计算存储设备及其执行的方法以及操作存储系统的方法。在包括第一计算引擎和缓冲存储器的计算存储设备中分配和保护存储器的方法中，从布置在计算存储设备外部的主机设备接收存储器分配请求。基于存储器分配请求，执行在缓冲存储器中生成第一存储器区域并且生成与第一存储器区域相关联的第一密钥的存储器分配操作。从主机设备接收程序执行请求。基于程序执行请求，执行由第一计算引擎通过基于使用第一密钥的加密或解密访问第一存储器区域来执行第一程序的程序执行操作。

公开(公告)号：CN114442916A

公开(公告)日：2022-05-06

申请号：CN202110832714.9

申请日：2021-07-22

Applicant: 三星电子株式会社

Inventor： 南喜铉 ,  李正浩 ,  郑园燮 ,  郑二品 ,  崔赫埈

IPC: G06F3/06

Abstract: 提供了一种存储器设备、主机系统及操作存储器设备的方法。所述存储器设备被配置为通过互连件与多个主机设备通信，并且包括具有多个存储区域的存储器，所述多个存储区域包括被分配给第一主机设备的第一存储区域和被分配给第二主机设备的第二存储区域。所述存储器设备还包括直接存储器访问(DMA)引擎，所述DMA引擎被配置为：基于来自所述第一主机设备的、包括将存储在所述第一存储区域中的数据复制到所述第二存储区域的复制命令的请求，从所述第一存储区域读取所存储的所述数据，并将所读取的所述数据写入所述第二存储区域，而不将所读取的所述数据输出到所述互连件。

公开(公告)号：CN114169510A

公开(公告)日：2022-03-11

申请号：CN202111049754.2

申请日：2021-09-08

Applicant: 三星电子株式会社 ,  首尔大学校产学协力团

Inventor： 尹晟老 ,  崔赫埈 ,  朴成植 ,  金世埈

IPC: G06N3/063 ,  G06N3/04

Abstract: 公开了一种操作包括神经网络处理器的存储装置的方法和一种存储器装置，该方法包括：由控制器装置响应于主机装置的命令输出指示神经网络处理器执行神经网络操作的触发器信号；由神经网络处理器响应于触发器信号向存储目标模型数据和指令数据的存储器装置请求关于目标模型的参数的目标模型数据和用于指示神经网络操作的指令数据；由神经网络处理器从存储器装置接收目标模型数据和指令数据；以及由神经网络处理器基于目标模型数据和指令数据输出推断数据。

公开(公告)号：CN114550773A

公开(公告)日：2022-05-27

申请号：CN202111294683.2

申请日：2021-11-03

Applicant: 三星电子株式会社

Inventor： 崔赫埈 ,  南喜铉 ,  李正浩 ,  田仑澔

IPC: G11C16/06 ,  G11C16/34

Abstract: 提供了存储器控制器、存储系统和数据处理方法。所述存储器控制器被配置为控制由经由总线连接到主机处理器的装置访问的存储器，并且包括：第一接口电路，被配置为与主机处理器进行通信；第二接口电路，被配置为与存储器进行通信；错误检测电路，被配置为：响应于从第一接口电路接收的第一读取请求来检测存在于从第二接口电路读取的数据中的错误；可变纠错电路，被配置为：基于包括在纠错选项中的参考延迟和参考纠错等级中的至少一个来纠正错误；以及固定纠错电路，被配置为：与可变纠错电路的操作并行地纠正错误。

公开(公告)号：CN114464226A

公开(公告)日：2022-05-10

申请号：CN202111259448.1

申请日：2021-10-27

Applicant: 三星电子株式会社

Inventor： 崔赫埈 ,  赵英喆 ,  朴胜振 ,  朴宰佑 ,  崔荣暾 ,  崔桢焕

IPC: G11C11/406 ,  G11C11/15

Abstract: 提供了一种改进了时钟信号的可靠性的存储器件。该存储器件包括数据模块，该数据模块包括：时钟信号发生器，被配置为从缓冲器接收内部时钟信号，并基于内部时钟信号生成具有不同相位的第一内部时钟信号、第二内部时钟信号、第三内部时钟信号和第四内部时钟信号；以及第一数据信号发生器，被配置为基于第一数据和第一内部时钟信号生成第一数据信号，基于第二数据和第二内部时钟信号生成第二数据信号，基于第三数据和第三内部时钟信号生成第三数据信号，以及基于第四数据和第四内部时钟信号生成第四数据信号。

公开(公告)号：CN114328306A

公开(公告)日：2022-04-12

申请号：CN202111144318.3

申请日：2021-09-28

Applicant: 三星电子株式会社

Inventor： 崔赫埈 ,  田仑澔 ,  刘永健 ,  申孝德 ,  郑二品

IPC: G06F13/16 ,  G06F13/42

Abstract: 提供了一种智能存储装置。所述智能存储装置包括连接到主机装置的智能接口。加速器电路通过CXL.cache协议和CXL.mem协议的数据总线连接到智能接口。加速器电路被配置为响应于主机装置的计算命令而执行加速计算。存储控制器通过符合CXL.io协议的数据总线连接到智能接口。存储控制器被配置为响应于主机装置的数据访问命令而控制针对存储装置的数据访问操作。加速器电路能够通过直接连接到存储控制器的内部总线而直接访问存储装置。