公开(公告)号：CN115083907A

公开(公告)日：2022-09-20

申请号：CN202111529079.3

申请日：2021-12-14

Applicant: 三星电子株式会社

Inventor： 李贤璂 ,  金德南 ,  裵根熙 ,  孙世一 ,  柳光浩 ,  张哲仁

IPC: H01L21/311 ,  H01L21/768

Abstract: 一种制造半导体器件的方法包括：在衬底上形成层间绝缘层；在所述层间绝缘层上形成第一掩模层；在所述第一掩模层上形成第二掩模层和第一间隔物；在所述第二掩模层上形成光刻胶图案；通过经由第一蚀刻工艺来图案化所述第二掩模层而形成第二掩模图案；通过经由第二蚀刻工艺来图案化所述第一掩模层而形成第一掩模图案；通过经由第三蚀刻工艺来蚀刻所述层间绝缘层的一部分而形成沟槽；以及在所述沟槽中形成互连图案。第一掩模图案在所述第二蚀刻工艺之后的宽度小于光刻胶图案的宽度。

公开(公告)号：CN110349911A

公开(公告)日：2019-10-18

申请号：CN201910174053.8

申请日：2019-03-08

Applicant: 三星电子株式会社

Inventor： 朴桭胡 ,  孙世一 ,  晋慧准 ,  河允源

IPC: H01L21/768 ,  H01L23/538

Abstract: 本发明涉及一种半导体器件及其制造方法。蚀刻停止层形成在下布线上。层间绝缘膜覆盖下布线和蚀刻停止层。在层间绝缘膜中，通路暴露蚀刻停止层的上表面。第一填充物形成在通路中。第一填充物被蚀刻成第一填充物图案。第二填充物形成在第一填充物图案上并被蚀刻成第二填充物图案。沟槽通过蚀刻层间绝缘膜被形成。第一填充物图案和第二填充物图案在形成沟槽期间被蚀刻，以形成剩余填充物图案。剩余填充物图案和蚀刻停止层被去除，并且布线结构被形成为电连接到下布线。通路包括下部和上部，沟槽包括通路的上部。

公开(公告)号：CN110349911B

公开(公告)日：2023-09-01

申请号：CN201910174053.8

申请日：2019-03-08

Applicant: 三星电子株式会社

Inventor： 朴桭胡 ,  孙世一 ,  晋慧准 ,  河允源

IPC: H01L21/768 ,  H01L23/538

Abstract: 本发明涉及一种半导体器件及其制造方法。蚀刻停止层形成在下布线上。层间绝缘膜覆盖下布线和蚀刻停止层。在层间绝缘膜中，通路暴露蚀刻停止层的上表面。第一填充物形成在通路中。第一填充物被蚀刻成第一填充物图案。第二填充物形成在第一填充物图案上并被蚀刻成第二填充物图案。沟槽通过蚀刻层间绝缘膜被形成。第一填充物图案和第二填充物图案在形成沟槽期间被蚀刻，以形成剩余填充物图案。剩余填充物图案和蚀刻停止层被去除，并且布线结构被形成为电连接到下布线。通路包括下部和上部，沟槽包括通路的上部。