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公开(公告)号：CN105244347B
公开(公告)日：2018-09-11
申请号：CN201410318620.X
申请日：2014-07-07
Applicant: 万国半导体股份有限公司
IPC: H01L25/16 , H01L23/31 , H01L23/495 , H01L23/367 , H01L21/50 , H01L21/56 , H01L21/60
CPC classification number: H01L2224/37147 , H01L2224/37155 , H01L2224/3754 , H01L2224/40139 , H01L2224/40245 , H01L2224/48091 , H01L2224/48247 , H01L2924/00014
Abstract: 本发明公开一种嵌入式封装，包含：预填塑封料的引线框架，及设置其上的若干芯片，预填塑材料填充引线框架镂空结构，使引线框架形成一平面无镂空整体；围绕引线框架分布设置的引脚；金属片，连接在部分芯片上；第一层压层，其包覆在芯片、引线框架、金属片和引脚上；对应引脚、以及各个芯片中用于连接各个引脚的区域处，第一层压层设有由芯片或引脚的表面至第一层压层外表面的导电结构；各个芯片需连接引脚处的导电结构与引脚或其他芯片的导电结构电性连接。本发明将多芯片嵌入在预制的引线框架上，并被包覆在层压层中通过导电结构连接，提高热性能和电性能，便于完成柔性功率和逻辑混合设计，具有三维堆叠能力，可进行系统级封装。
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公开(公告)号：CN107680950A
公开(公告)日：2018-02-09
申请号：CN201710848054.7
申请日：2013-11-27
Applicant: 万国半导体股份有限公司
IPC: H01L23/495 , H01L23/367 , H01L23/492 , H01L25/07 , H01L21/60
Abstract: 本发明涉及一种多芯片叠层的封装结构及其封装方法，仅使用一个联结片设置于HS芯片的源极和LS芯片的漏极上实现其电性连接，导电损耗和开关损耗减小，且热耗散效率则得到增强。IC芯片绝缘地连接在联结片上，从而可以叠放到HS芯片及LS芯片所在平面的上方，以有效减少封装后的器件尺寸。本发明中可以将第一、第二载片台的底面暴露在塑封体外；还有多种方法，进一步将联结片上不连接IC芯片的一部分表面暴露在塑封体外；或者在联结片上进一步连接散热板，并使该散热板的一部分表面暴露在塑封体外；或者将散热板插入到塑封体预留的缺口中以接触联结片帮助散热。
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公开(公告)号：CN105244347A
公开(公告)日：2016-01-13
申请号：CN201410318620.X
申请日：2014-07-07
Applicant: 万国半导体股份有限公司
IPC: H01L25/16 , H01L23/31 , H01L23/495 , H01L23/367 , H01L21/50 , H01L21/56 , H01L21/60
CPC classification number: H01L2224/37147 , H01L2224/37155 , H01L2224/3754 , H01L2224/40139 , H01L2224/40245 , H01L2224/48091 , H01L2224/48247 , H01L2924/00014
Abstract: 本发明公开一种新型嵌入式封装，包含：预填塑封料的引线框架，及设置其上的若干芯片，预填塑材料填充引线框架镂空结构，使引线框架形成一平面无镂空整体；围绕引线框架分布设置的引脚；金属片，连接在部分芯片上；第一层压层，其包覆在芯片、引线框架、金属片和引脚上；对应引脚、以及各个芯片中用于连接各个引脚的区域处，第一层压层设有由芯片或引脚的表面至第一层压层外表面的导电结构；各个芯片需连接引脚处的导电结构与引脚或其他芯片的导电结构电性连接。本发明将多芯片嵌入在预制的引线框架上，并被包覆在层压层中通过导电结构连接，提高热性能和电性能，便于完成柔性功率和逻辑混合设计，具有三维堆叠能力，可进行系统级封装。
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公开(公告)号：CN104681525A
公开(公告)日：2015-06-03
申请号：CN201310617032.1
申请日：2013-11-27
Applicant: 万国半导体股份有限公司
IPC: H01L23/495 , H01L23/367 , H01L25/07 , H01L21/60
Abstract: 本发明涉及一种多芯片叠层的封装结构及其封装方法，仅使用一个联结片设置于HS芯片的源极和LS芯片的漏极上实现其电性连接，导电损耗和开关损耗减小，且热耗散效率则得到增强。IC芯片绝缘地连接在联结片上，从而可以叠放到HS芯片及LS芯片所在平面的上方，以有效减少封装后的器件尺寸。本发明中可以将第一、第二载片台的底面暴露在塑封体外；还有多种方法，进一步将联结片上不连接IC芯片的一部分表面暴露在塑封体外；或者在联结片上进一步连接散热板，并使该散热板的一部分表面暴露在塑封体外；或者将散热板插入到塑封体预留的缺口中以接触联结片帮助散热。
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公开(公告)号：CN107680950B
公开(公告)日：2020-04-07
申请号：CN201710848054.7
申请日：2013-11-27
Applicant: 万国半导体股份有限公司
IPC: H01L23/495 , H01L23/367 , H01L23/492 , H01L25/07 , H01L21/60
Abstract: 本发明涉及一种多芯片叠层的封装结构及其封装方法，仅使用一个联结片设置于HS芯片的源极和LS芯片的漏极上实现其电性连接，导电损耗和开关损耗减小，且热耗散效率则得到增强。IC芯片绝缘地连接在联结片上，从而可以叠放到HS芯片及LS芯片所在平面的上方，以有效减少封装后的器件尺寸。本发明中可以将第一、第二载片台的底面暴露在塑封体外；还有多种方法，进一步将联结片上不连接IC芯片的一部分表面暴露在塑封体外；或者在联结片上进一步连接散热板，并使该散热板的一部分表面暴露在塑封体外；或者将散热板插入到塑封体预留的缺口中以接触联结片帮助散热。
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Patent Agency Ranking
公开(公告)号：CN107680946B
公开(公告)日：2020-04-10
申请号：CN201710848055.1
申请日：2013-11-27
Applicant: 万国半导体股份有限公司
IPC: H01L23/367 , H01L23/492 , H01L23/495 , H01L25/07 , H01L21/60
Abstract: 本发明涉及一种多芯片叠层的封装结构及其封装方法，仅使用一个联结片设置于HS芯片的源极和LS芯片的漏极上实现其电性连接，导电损耗和开关损耗减小，且热耗散效率则得到增强。IC芯片绝缘地连接在联结片上，从而可以叠放到HS芯片及LS芯片所在平面的上方，以有效减少封装后的器件尺寸。本发明中可以将第一、第二载片台的底面暴露在塑封体外；还有多种方法，进一步将联结片上不连接IC芯片的一部分表面暴露在塑封体外；或者在联结片上进一步连接散热板，并使该散热板的一部分表面暴露在塑封体外；或者将散热板插入到塑封体预留的缺口中以接触联结片帮助散热。
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公开(公告)号：CN107680951B
公开(公告)日：2020-04-14
申请号：CN201710852287.4
申请日：2013-11-27
Applicant: 万国半导体股份有限公司
IPC: H01L23/495 , H01L25/16 , H01L23/31 , H01L23/367 , H01L21/98
Abstract: 本发明涉及一种多芯片叠层的封装结构及其封装方法，仅使用一个联结片设置于HS芯片的源极和LS芯片的漏极上实现其电性连接，导电损耗和开关损耗减小，且热耗散效率则得到增强。IC芯片绝缘地连接在联结片上，从而可以叠放到HS芯片及LS芯片所在平面的上方，以有效减少封装后的器件尺寸。本发明中可以将第一、第二载片台的底面暴露在塑封体外；还有多种方法，进一步将联结片上不连接IC芯片的一部分表面暴露在塑封体外；或者在联结片上进一步连接散热板，并使该散热板的一部分表面暴露在塑封体外；或者将散热板插入到塑封体预留的缺口中以接触联结片帮助散热。
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公开(公告)号：CN107680951A
公开(公告)日：2018-02-09
申请号：CN201710852287.4
申请日：2013-11-27
Applicant: 万国半导体股份有限公司
IPC: H01L23/495 , H01L25/16 , H01L23/31 , H01L23/367 , H01L21/98
Abstract: 本发明涉及一种多芯片叠层的封装结构及其封装方法，仅使用一个联结片设置于HS芯片的源极和LS芯片的漏极上实现其电性连接，导电损耗和开关损耗减小，且热耗散效率则得到增强。IC芯片绝缘地连接在联结片上，从而可以叠放到HS芯片及LS芯片所在平面的上方，以有效减少封装后的器件尺寸。本发明中可以将第一、第二载片台的底面暴露在塑封体外；还有多种方法，进一步将联结片上不连接IC芯片的一部分表面暴露在塑封体外；或者在联结片上进一步连接散热板，并使该散热板的一部分表面暴露在塑封体外；或者将散热板插入到塑封体预留的缺口中以接触联结片帮助散热。
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公开(公告)号：CN107680946A
公开(公告)日：2018-02-09
申请号：CN201710848055.1
申请日：2013-11-27
Applicant: 万国半导体股份有限公司
IPC: H01L23/367 , H01L23/492 , H01L23/495 , H01L25/07 , H01L21/60
Abstract: 本发明涉及一种多芯片叠层的封装结构及其封装方法，仅使用一个联结片设置于HS芯片的源极和LS芯片的漏极上实现其电性连接，导电损耗和开关损耗减小，且热耗散效率则得到增强。IC芯片绝缘地连接在联结片上，从而可以叠放到HS芯片及LS芯片所在平面的上方，以有效减少封装后的器件尺寸。本发明中可以将第一、第二载片台的底面暴露在塑封体外；还有多种方法，进一步将联结片上不连接IC芯片的一部分表面暴露在塑封体外；或者在联结片上进一步连接散热板，并使该散热板的一部分表面暴露在塑封体外；或者将散热板插入到塑封体预留的缺口中以接触联结片帮助散热。
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公开(公告)号：CN104681525B
公开(公告)日：2017-09-08
申请号：CN201310617032.1
申请日：2013-11-27
Applicant: 万国半导体股份有限公司
IPC: H01L23/495 , H01L23/367 , H01L25/07 , H01L21/60
Abstract: 本发明涉及一种多芯片叠层的封装结构及其封装方法，仅使用一个联结片设置于HS芯片的源极和LS芯片的漏极上实现其电性连接，导电损耗和开关损耗减小，且热耗散效率则得到增强。IC芯片绝缘地连接在联结片上，从而可以叠放到HS芯片及LS芯片所在平面的上方，以有效减少封装后的器件尺寸。本发明中可以将第一、第二载片台的底面暴露在塑封体外；还有多种方法，进一步将联结片上不连接IC芯片的一部分表面暴露在塑封体外；或者在联结片上进一步连接散热板，并使该散热板的一部分表面暴露在塑封体外；或者将散热板插入到塑封体预留的缺口中以接触联结片帮助散热。
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