公开(公告)号：CN119894058A

公开(公告)日：2025-04-25

申请号：CN202311344805.3

申请日：2023-10-17

Applicant: 无锡华润华晶微电子有限公司 ,  华润微电子控股有限公司

Inventor： 赵龙杰 ,  张新 ,  刘洋 ,  肖立

IPC: H10D62/10 ,  H10D30/01 ,  H10D30/66

Abstract: 本发明提供一种超结MOSFET器件及其制备方法，该超结MOSFET器件包括半导体结构、栅结构、掺杂区、源极、漏极及栅极，其中，半导体结构包括衬底、缓冲区、体区、源区、隔离区及第一、二导电类型柱，缓冲区堆叠于衬底上，第一、二导电类型柱位于缓冲区上且沿X方向交替设置，多个第一导电类型柱沿Y方向间隔设置，体区位于第二导电类型柱上表面，源区位于体区的上表层，隔离区位于在Y方向相邻的两个第二导电类型柱之间；栅结构位于第一导电类型柱上表面；掺杂区位于隔离区上表层且与体区连通；源、漏及栅极分别与源区、衬底和栅结构电连接。本发明通过设置掺杂区，提升器件的栅源寄生电容的同时减少栅漏寄生电容，改善器件的关断震荡。

公开(公告)号：CN118866938A

公开(公告)日：2024-10-29

申请号：CN202310486215.8

申请日：2023-04-28

Applicant: 无锡华润华晶微电子有限公司 ,  华润微电子控股有限公司

Inventor： 叶俊 ,  肖璇 ,  宋阳 ,  黄国民 ,  谢果 ,  杨治宇

IPC: H01L29/06

Abstract: 本发明提供一种功率器件截止环结构及其制作方法，该方法包括以下步骤：形成外延层于衬底上；形成体区掺杂层于外延层的上表层；形成间隔设置的第一、第二截止环沟槽，并形成栅氧化层；沉积栅极多晶硅层并回刻；形成源区掺杂层于体区掺杂层的上表层及第二截止环沟槽下方的外延层的上表层；形成层间介质层，并形成第一、第二接触孔；形成填充进第一、第二接触孔的截止环金属层于层间介质层上。本发明的制作方法可以在不使用阱区光罩的前提下做出理想真正起到截断导电沟道功能的截止环结构，有助于降低芯片制造成本，其中，体区掺杂层的制作前置到沟槽刻蚀之前，宽度较大的第二截止环沟槽中的接触孔直接连接到外延层内高阻区，避免了反型通道产生。

公开(公告)号：CN117832267A

公开(公告)日：2024-04-05

申请号：CN202211193056.4

申请日：2022-09-28

Applicant: 无锡华润华晶微电子有限公司

Inventor： 赵龙杰 ,  张新 ,  郑芳

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明提供一种超结MOSFET结构及其制备方法，该超结MOSFET结构包括衬底、第一外延层、第二外延层、源区、栅极结构、源极及漏极，其中多层第一外延层依次层叠且位于衬底上方，第一外延层中设有第二导电类型柱区，向上堆叠的第二导电类型柱区组成第二导电类型柱且相邻第二导电类型柱区间隔设置，第二导电类型柱以外部分为第一柱区；第二外延层中设有体区，体区以外部分为第二柱区并与第一柱区组成第一导电类型柱；源区位于体区中；栅极结构位于第一导电类型柱上表面；源极位于体区上表面，漏极位于衬底下表面。本发明利用多个间隔设置的第二导电类型柱区组成第二导电类型柱结构，降低器件中空穴抽取速度，改善器件反向恢复软度因子。

公开(公告)号：CN117438452A

公开(公告)日：2024-01-23

申请号：CN202210854367.4

申请日：2022-07-14

Applicant: 无锡华润华晶微电子有限公司

Inventor： 李巍 ,  贾鹏飞 ,  韩天宇

IPC: H01L29/739 ,  H01L29/10 ,  H01L29/66

Abstract: 本发明提供一种绝缘栅双极型晶体管及其制备方法，该绝缘栅双极型晶体管包括衬底、第一沟槽、第二沟槽、基区、发射区、栅介质层、第一导电层、第二导电层、阻挡层、层间介质层、接触孔及发射极，其中，第一、二沟槽间隔设置且位于衬底中，基区位于衬底的上表层且呈凹型，发射区位于基区的上表层，栅介质层位于第一、二沟槽的内壁及底面，第一、二导电层分别填充第一、二沟槽，阻挡层位于第二导电层的上方且侧壁向第一沟槽延伸，层间介质层覆盖栅介质层、阻挡层及第一、二导电层的显露表面，接触孔贯穿层间介质层，发射极填充接触孔。本发明通过于第二导电层上方设置阻挡层，并进行离子注入以形成凹型基区，优化了空穴的抽取路径，抑制了闩锁效应。

公开(公告)号：CN116344577A

公开(公告)日：2023-06-27

申请号：CN202111599618.0

申请日：2021-12-24

Applicant: 无锡华润华晶微电子有限公司

Inventor： 肖璇 ,  叶俊 ,  李丹 ,  黄国民

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 本申请提供一种结终端结构及其制备方法、半导体器件。结终端结构包括元胞区及位于元胞区外周的终端区。结终端结构包括具有第一导电类型的衬底、位于衬底之上的具有第一导电类型的外延层及位于外延层中的多个环形槽。多个环形槽位于终端区且环绕元胞区，包括第一类环形槽和第二类环形槽，各环形槽内设有多晶硅结构及覆盖环形槽的底壁及侧壁的第一绝缘层；第一类环形槽内还设有第二绝缘层及导电结构，第一类环形槽内设有两个多晶硅结构，两个多晶硅结构位于导电结构的相对两侧，第二绝缘层位于多晶硅结构与导电结构之间。靠近元胞区的至少一个环形槽为第一类环形槽，且至少一个第一类环形槽内的导电结构被配置为结终端结构在反向击穿时接零电位。

公开(公告)号：CN116072719A

公开(公告)日：2023-05-05

申请号：CN202111297258.9

申请日：2021-11-02

Applicant: 无锡华润华晶微电子有限公司

Inventor： 李巍 ,  芮强

IPC: H01L29/739 ,  H01L29/423 ,  H01L21/331

Abstract: 本发明提供了一种IGBT器件及其制造方法，在两条平行且沿第一方向延伸的第一沟槽栅之间增设多条相互平行且均沿第二方向延伸的第二沟槽栅，并使得各条所述第二沟槽栅的两端分别延伸到两条所述第一沟槽栅的侧壁并与两条所述第一沟槽栅的侧壁连为一体，以形成环绕每个发射区四周的环绕沟槽栅，进而能够通过自对准的方法在相邻两条第二沟槽栅之间形成相应的发射区，进一步地，在衬底表面上形成的发射极金属层与发射区的电性接触无需通过接触孔来实现，简化了制备工艺，并能够节约一张发射区光罩、一张接触孔光罩和对应的光刻工艺的成本，同时还避免了发射区和接触孔的光刻工艺对器件尺寸微缩的限制，有利于IGBT器件的尺寸进一步减小且能保证器件的性能。

公开(公告)号：CN115842049A

公开(公告)日：2023-03-24

申请号：CN202111118333.0

申请日：2021-09-22

Applicant: 无锡华润华晶微电子有限公司

Inventor： 李巍 ,  芮强

IPC: H01L29/739 ,  H01L29/06 ,  H01L21/331

Abstract: 本发明提供一种绝缘栅双极型晶体管及其制作方法，该晶体管包括基底、沟槽栅结构、发射区、绝缘埋层、接触区、层间介质层、发射极导电层及导电连接部，其中，基底设有依次层叠的集电区、场截止层、漂移层及基区，绝缘埋层位于基区内且在发射区下方，并与沟槽栅结构间隔预设距离。本发明一方面通过在发射区下方增加绝缘埋层，阻挡空穴电流流经发射区和基区，从而使得PN结正偏变得非常困难，防止PN结正偏带来的闩锁效应；另一方面通过贯穿绝缘埋层的接触孔，使得发射极导电层连接至P型基区形成槽型发射极，深槽发射极可以缩短空穴流经路径，加速抽取空穴，实现良好的关断特性。所以本发明不仅可以提升IGBT的抗闩锁能力，而且还能提升器件的关断能力。

公开(公告)号：CN115421015A

公开(公告)日：2022-12-02

申请号：CN202110530190.8

申请日：2021-05-14

Applicant: 无锡华润华晶微电子有限公司

Inventor： 孙亚

IPC: G01R31/26

Abstract: 本申请提供一种IGBT模块的测试夹具、考核座和测试盒。该测试夹具包括：底座；相对设置于底座上的第一支撑部和第二支撑部；一端与第一支撑部远离底座的一端连接，另一端与第二支撑部远离底座的一端连接的盖板，且盖板上插设有多个功率连接端、以及多个信号连接端；其中，底座、两个支撑部以及盖板围绕形成一容置腔，容置腔用于容纳待测试的IGBT模块。该考核座包括老化板和固定在老化板上的该测试夹具。该测试盒包括该测试夹具、第一开关、第二开关、第三开关和香蕉插座。本申请的测试夹具、考核座和测试盒，通过设置测试夹具的具体结构，能够简化IGBT模块的测试安装，而且操作简单，并且能够保证测试的准确性。

公开(公告)号：CN115148601A

公开(公告)日：2022-10-04

申请号：CN202110341245.0

申请日：2021-03-30

Applicant: 无锡华润华晶微电子有限公司

Inventor： 李巍 ,  芮强

IPC: H01L21/331 ,  H01L29/745 ,  H01L29/10

Abstract: 本公开提供一种半导体结构及其制备方法。该半导体结构的制备方法包括：提供具有第一导电类型的半导体基片，所述半导体基片包括相反的第一基片面和第二基片面；向所述半导体基片的第一基片面掺杂具有第一导电类型的杂质，从所述第二基片面到所述第一基片面，所述半导体基片中具有第一导电类型的杂质的浓度渐变增大，所述半导体基片的厚度方向上的至少部分区域构成了所述半导体结构的半导体衬底；采用掺杂后的所述半导体基片形成IGBT。本公开能够降低制造成本。

公开(公告)号：CN109975624B

公开(公告)日：2022-01-25

申请号：CN201711440701.7

申请日：2017-12-27

Applicant: 无锡华润华晶微电子有限公司

Inventor： 孟宪伟 ,  高亚峰 ,  孙友权

IPC: G01R31/00

Abstract: 本申请提供一种测试系统及测试方法。其中，所述测试系统具有至少两个测试仪的测试装置、分选机、及分别与所述至少两个测试仪及分选机连接的控制装置；其中，所述控制装置提供用户界面供用户根据产品的测试项目编辑测试程序，所述测试项目包括多个测试参数，所述控制装置将所述多个测试参数分配为至少两个参数组，每一参数组由一个对应的测试仪来测试，所述分选机在控制装置的控制下将所述产品移动至对应的测试仪处。本申请提供的上述测试系统，通过同一测试程序将产品测试项目的多个测试参数分配为至少两个参数组，并通过至少两个测试仪同时对产品进行测试，有利于节省了后续其他测试项目的等待时长，从而提高了整体的测试效率。