公开(公告)号：CN111832241B

公开(公告)日：2024-11-12

申请号：CN202010631700.6

申请日：2020-07-03

申请人： 京微齐力(北京)科技股份有限公司

发明人： 蒋中华 ,  郭敬霞 ,  王海力

IPC分类号： G06F30/347 ,  G06F30/3312 ,  G06F30/396

摘要： 本发明实施例提供了一种现场可编程门阵列芯片时序设计方法，该方法包括：将现场可编程门阵列芯片的电路图，划为若干局部区域；测量各局部区域的时序性能，提取时序参数；至少根据各局部区域的范围及其时序参数，建立现场可编程门阵列芯片时序模型；基于芯片时序模型，利用时序引擎进行现场可编程门阵列芯片的布局、布线。该方法建立的现场可编程门阵列芯片时序模型更加精准，进而减少芯片的设计时序与实际运行的时序的误差。

公开(公告)号：CN112332832B

公开(公告)日：2024-10-01

申请号：CN202011166816.3

申请日：2020-10-27

申请人： 京微齐力(北京)科技股份有限公司

发明人： 薛庆华 ,  王海力

IPC分类号： H03K19/0175

摘要： 本发明公开了一种支持MIPI的多协议IO模块，该多协议IO模块包括模拟IO模块和数字IO模块；其中，模拟IO模块包括动态差分终端模块、输入选择器、单端接收模块、差分接收模块、单端发送模块和差分发送模块；数字IO模块包括输入数据转换ilogic模块、输出数据转换ologic模块、第一动态选择器、第二动态选择器和三态控制模块。根据外部的动态终端控制信号，控制输入选择器、第一动态选择器和第二动态选择器，使多协议IO模块在MIPI输入或MIPI输出时，可以动态切换不同的电平标准，使IO模块在MIPI的高速度模式和低功耗模式间进行切换。

公开(公告)号：CN118677429A

公开(公告)日：2024-09-20

申请号：CN202410744850.6

申请日：2024-06-11

申请人： 京微齐力(北京)科技股份有限公司

发明人： 傅珅

IPC分类号： H03K19/003 ,  H03K19/094

摘要： 本申请提供了一种没有上电顺序约束的高耐压IO电路，包括由第一电源电压经第零PMOS管(M0)、第二NMOS管(M2)到接地电压形成的第一通路；由第二电源电压经第一PMOS管(M1)、第二NMOS管(M2)到接地电压形成的第二通路；第零PMOS管(M0)和第一PMOS管(M1)漏极相连输出IO辅助电压信号；第一MOS保护电路响应于第一电源电压未上电时的低电平信号，截断第二通路；以及第二MOS保护电路响应于第一电源电压未上电时的低电平信号或第一电源电压和第二电源电压皆上电时的高电平信号，截断第一PMOS管(M1)的衬底寄生二极管的电流通道，以截断第二电源电压至第一电源电压的漏电通道。该高耐压IO电路有效避免了因上电顺序不同而产生漏电通路的现象。

公开(公告)号：CN117457040A

公开(公告)日：2024-01-26

申请号：CN202311498160.9

申请日：2023-11-10

申请人： 京微齐力(北京)科技股份有限公司

发明人： 薛庆华

IPC分类号： G11C7/20 ,  G11C7/10 ,  G11C8/04 ,  G11C8/06

摘要： 本发明提供一种FPGA芯片中的初始化电路和初始化方法。初始化电路包括：嵌入式存储器，在所述嵌入式存储器内建的地址计数器，配置存储器，配置存储器的输入输出模块，数据通路，N个写使能信号发生器，所述数据通路用于接收数据并传送到所述输入输出模块的输入端口，所述配置存储器用于存储所述嵌入式存储器初始化所需数据的区域包括从第1个到第N个区域，所述配置存储器还包括第N+1个区域。所述嵌入式存储器用于基于第1个到第N+1个区域存储的数据以及所述地址计数器和所述写使能信号发生器的输出的数据进行动作。如此，可以实现利用配置存储器的空间来平衡嵌入存储器EMB初始化写入速度和面积比例。减少对配置存储器访问额外的码流设置时间。

公开(公告)号：CN117436386A

公开(公告)日：2024-01-23

申请号：CN202311508756.2

申请日：2023-11-13

申请人： 京微齐力(北京)科技股份有限公司

发明人： 杨堃

IPC分类号： G06F30/347 ,  G06F15/78

摘要： 本申请实施例公开了一种IP核与FPGA连接的结构，其特征在于，所述IP核与所述逻辑资源模块/绕线资源模块通过连接结构连接，所述连接结构至少包括以下中的一种：第一连接模块组、第二连接模块组、第三连接模块组；信号经过所述IP核发送/接收，通过至少一个以下连接模块组：所述第一连接模块组、第二连接模块组以及第三连接模块组完成。如此，实现了IP与FPGA的连接同时，既不形成对I/O与FPGA之间的阻挡，又最小程度降低对绕线资源绕通的影响。

公开(公告)号：CN116979956A

公开(公告)日：2023-10-31

申请号：CN202310996115.X

申请日：2023-08-08

申请人： 京微齐力(北京)科技股份有限公司

发明人： 曹宇鹏

IPC分类号： H03L1/02

摘要： 本申请提供了一种用于振荡器的温度补偿电路，涉及集成电路技术领域。电路包括：开关控制电路在使能信号的控制下，对n个输入选择信号和使能信号进行译码处理，得到2n个第一选择控制信号2n个第二选择控制信号；负温度系数电流生成电路在2n个第一选择控制信号和2n个第二选择控制信号的控制下，基于输入电流，生成负温度系数电流，负温度系数电流与温度成反比；正温度系数电流生成电路在开关控制信号的控制下，基于2n个第一选择控制信号，生成正温度系数电流，正温度系数电流与温度成正比；负温度系数电流和正温度系数电流叠加后输出给振荡器。如此，能够在芯片温度发生变化的情况下，提高信号的频率的稳定性。

公开(公告)号：CN116719773A

公开(公告)日：2023-09-08

申请号：CN202310769387.6

申请日：2023-06-27

申请人： 京微齐力(北京)科技股份有限公司

发明人： 朱新凯 ,  王潘丰

IPC分类号： G06F15/78 ,  G06F5/06

摘要： 本申请实施例公开了一种FPGA配置方法及装置，所述方法包括：将FPGA配置过程中至少一个寄存器中的每个寄存器的比特位划分为第一预设阈值个数比特和第二预设阈值个数比特；针对至少一个寄存器中的每个寄存器和配置数据分别增加1比特，针对每个寄存器的1比特所存放的第一标识信息和针对配置数据的1比特所存放的第二标识信息用于区分寄存器和配置数据；在第一预设阈值个数比特对至少一个寄存器进行重编码，获得至少一个重编码值；将至少一个第一数据写入FIF0中，至少一个第一数据包括至少一个第二数据和/或第三数据，至少一个第二数据包括第一标识信息以及与第一标识信息对应的重编码值和寄存器值，第三数据包括第二标识信息和配置数据。

公开(公告)号：CN116700423A

公开(公告)日：2023-09-05

申请号：CN202310894535.7

申请日：2023-07-20

申请人： 京微齐力(北京)科技股份有限公司

发明人： 洪亚茹 ,  薛庆华

IPC分类号： G05F1/573

摘要： 一种控制电路电压稳定性的电路，包括：主低压差线性稳压器LDO，用于为至少一个子LDO提供电压，至少一个子LDO中的每个子LDO，均用于为与子LDO连接的电子器件提供电压；比较器，用于比较子LDO的输出电压与主LDO的输出电压；供电电路，用于在子LDO的输出产生下冲电压时，为子LDO的输出端提供供电通路；放电电路，用于在子LDO的输出产生过冲电压时，为子LDO的输出端提供放电通路。这样，在电路中增加供电通路和放电通路，在下冲时进行供电，在过冲时进行放电，使得电路电压可以快速恢复稳定。

公开(公告)号：CN116629171A

公开(公告)日：2023-08-22

申请号：CN202310539653.6

申请日：2023-05-15

申请人： 京微齐力(北京)科技股份有限公司

发明人： 刘建洋 ,  朱维良 ,  王海力

IPC分类号： G06F30/327 ,  G06F30/33

摘要： 本发明实施例提供的一种基于综合网表的FPGA芯片调试方法及装置，通过利用FPGA开发软件对FPGA工程文件进行综合，确定原始的FPGA综合网表；选择综合网表中的数据信号以及数据信号的时钟信号，确定FPGA工程文件的约束文件，根据约束文件自动生成寄存器传输级调试IP核，然后进行综合转化为FPGA的第二网表；基于第二网表确定调试功能模块并插入原始的FPGA综合网表，根据约束文件和插入调试功能模块的FPGA综合网表生成码流文件，对FPGA进行配置并运行，利用实时调试工具对FPGA进行调试。解决了FPGA芯片工作状态跟预期不一致时并不能快速、精准的定位出问题的模块，同时调试过程还会对FPGA的正常设计产生影响的技术问题。

公开(公告)号：CN116484781A

公开(公告)日：2023-07-25

申请号：CN202310459833.3

申请日：2023-04-25

申请人： 京微齐力(北京)科技股份有限公司

发明人： 孙作金 ,  王海力

IPC分类号： G06F30/347

摘要： 本发明实施例公开了一种FPGA配置存储器的版图设计方法。所述方法包括，确定配置存储器中多个存储单元之间的布线方式；将多个存储单元设置为M行×N列分布在所述版图上；由控制电路对配置存储器进行控制，控制电路和配置存储器中多个存储单元之间通过VSSD和VC线、CFG和CFGB线、BL和BLB以及WL进行连接；将控制电路和多个存储单元之间连接的M条WL分布在第一金属层；其中，M条WL和M行所述多个存储单元横向连接；将控制电路和多个存储单元之间的N对BL、BLB分布在第二金属层；其中，N对BL、BLB和N列多个存储单元纵向连接。在本发明实施例中，极大程度提高了配置存储器的写入效率，节省FPGA配置存储器的配置时间。