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公开(公告)号：CN117034826A
公开(公告)日：2023-11-10
申请号：CN202310952116.4
申请日：2023-07-31
申请人： 京微齐力(北京)科技股份有限公司
IPC分类号： G06F30/343 , G06F111/04
摘要： 本申请实施例公开了一种区域约束的方法，其特征在于，包括：获取至少一个第一目标数量和第三目标数量；根据所述至少一个第一目标数量，生成与各个第一目标对象对应的各个第一目标区域，根据所述第三目标数量，生成与所述第三目标对象对应的第三目标区域，所述第三目标区域位于除去所述第一目标区域后所述FPGA芯片的剩余区域。由此，通过生成目标区域约束逻辑单元，提高了后续绕线过程中FPGA芯片上各个逻辑单元的绕线成功率，提高了设计在芯片上的性能。
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公开(公告)号：CN116844613A
公开(公告)日：2023-10-03
申请号：CN202310735646.3
申请日：2023-06-20
申请人： 京微齐力(北京)科技股份有限公司
摘要： 本申请提供了一种efuse的编程控制方法及efuse控制器，涉及集成电路技术领域。该方法包括：读取efuse中的信息，信息包括数据锁存字段的数值、第一efuse数据和第一循环冗余校验(Cyclic Redundancy Check，CRC)参考值，数据锁存字段的数值用于指示efuse中是否存在需要编程的比特位；在数据锁存字段的数值为有效值的情况下，根据第一efuse数据，确定第一CRC实际值；在第一CRC参考值与第一CRC实际值一致的情况下，通过第一efuse数据配置芯片。如此，能够保证efuse中的数据是正确的，避免芯片的功能错误，保证芯片的稳定性。
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公开(公告)号：CN116741240A
公开(公告)日：2023-09-12
申请号：CN202310704570.8
申请日：2023-06-14
申请人： 京微齐力(北京)科技股份有限公司
摘要： 一种FPGA存储器以及FPGA芯片。FPGA配置存储器包括第一修改单元；第一修改单元是基于对第一存储单元的修改而形成的；第一上拉管的源极、漏极和栅极均与工作电源端电连接，第二上拉管的源极、漏极和栅极均与工作电源端电连接；第一下拉管的栅极与工作电源端电连接，第一下拉管的源极和漏极均与工作地端电连接；第二下拉管的栅极与工作电源端电连接，第二下拉管的源极和漏极均与工作地端电连接；第一传输管的栅极与字线电连接，第一传输管的源极和漏极均与工作地端电连接；第二传输管的栅极与字线电连接，第二传输管的源极和漏极均与工作地端电连接。
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公开(公告)号：CN116594710A
公开(公告)日：2023-08-15
申请号：CN202310567509.3
申请日：2023-05-18
申请人： 京微齐力(北京)科技股份有限公司
摘要： 本发明提供一种处理器在片内存储器和FPGA内核中运行程序的方法。将处理器、存储器控制模块、片内存储器和FPGA内核集成在SoC FPGA芯片中，FPGA内核中包括嵌入式存储模块EMB，并提供了当已知处理器运行的程序所需存储容量大于片内存储器容量时，可以通过调用FPGA内核中EMB扩充所需存储容量，从而实现处理器能够在片内存储器和FPGA内核中运行程序的解决方案。该方案可以解决在不增加片外存储器的条件下，SoC FPGA芯片的处理器由于片内存储器容量不足无法运行较大容量程序的问题。
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公开(公告)号：CN116488617A
公开(公告)日：2023-07-25
申请号：CN202211580075.2
申请日：2022-12-09
申请人： 京微齐力(北京)科技股份有限公司
IPC分类号： H03K5/06
摘要： 本发明涉及一种用于滤除数字信号毛刺的电路，所述电路具体包括：延迟模块、逻辑门一、逻辑门二和输出模块；待滤除毛刺的数字信号作为逻辑门一、逻辑门二的一个输入端的输入信号，以及延迟模块的输入信号；延迟模块的输出信号作为逻辑门一、逻辑门二的另一个输入端的输入信号；逻辑门一输出仅高电平信号有毛刺或仅低电平信号有毛刺的信号一，逻辑门二输出仅高电平信号有毛刺或仅低电平信号有毛刺的信号二；输出模块依据信号一、信号二中没有毛刺的电平信号，输出滤除了毛刺的数字信号；td≥t_glitch。还涉及了方法。本发明的电路和方法，通过简单的逻辑电路滤除数字信号毛刺，占用的面积小，且延迟小、功耗低。
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公开(公告)号：CN115809023A
公开(公告)日：2023-03-17
申请号：CN202211580056.X
申请日：2022-12-09
申请人： 京微齐力(北京)科技股份有限公司
摘要： 本发明提供自动调节FPGA中配置存储器控制参数的方法及装置。该方法包括：首先，调整写入电压和时序；基于所述写使能信号有效，状态机跳转到存储器写操作状态；响应于所述状态机写操作结束，调整读出电压和时序；基于所述读使能信号有效，所述状态机跳转到存储器读操作状态；响应于所述状态机读操作状态结束，进入读写校验状态，并确定所述写操作信息和读操作信息的对比结果；在所述对比结果一致的情况下，所述状态机跳转到参数记录状态，写入参数信息；最后响应于所述状态机参数记录状态结束，执行全片写操作。如此，配置存储器的读写时序及电压参数化可控，利用硬件电路状态机实现自动化参数调整及扫描，保证配置过程的读写正确性。
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公开(公告)号：CN116681016A
公开(公告)日：2023-09-01
申请号：CN202310658842.5
申请日：2023-06-05
申请人： 京微齐力(北京)科技股份有限公司
IPC分类号： G06F30/34
摘要： 本发明涉及一种FPGA配置码流的CRC校验方法，所述方法包括：上位机软件将一个FPGA配置码流分割成多个码流数据块；配置模块每读回一个码流数据块，即对读取到的码流数据块进行CRC校验，并将校验成功的码流数据块写入FPGA。本发明的方法，在保证配置效率的同时，避免了因写入错误码流导致FPGA配置异常，甚至产生大电流烧坏电路的问题。
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公开(公告)号：CN116614127A
公开(公告)日：2023-08-18
申请号：CN202310584537.6
申请日：2023-05-23
申请人： 京微齐力(北京)科技股份有限公司
IPC分类号： H03L7/081
摘要： 一种DLL调整电路，包括粗调模块和精调模块。粗调模块，以第一延迟步进，对DLL的输入信号进行延迟粗调整。精调模块，包括控制单元、调整单元。控制单元，用于输出控制信号，以控制精调模块的调整量。调整单元，基于控制单元的控制信号，以第二延迟步进，对延迟粗调整后的信号进行延迟精调整；其中，第二延迟步进小于第一延迟步进。本申请的调整电路，通过包括粗调整和精调整的至少两级调整，实现了对DLL不同精度的调整。本申请的精调模块的延迟步进是可控的，可以通过修改精调模块的参数，实现更高的精调精度。
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公开(公告)号：CN116593876A
公开(公告)日：2023-08-15
申请号：CN202310564024.9
申请日：2023-05-18
申请人： 京微齐力(北京)科技股份有限公司
IPC分类号： G01R31/3185
摘要： 一种测试方法、现场可编程门阵列、上位机和测试系统。上位机对FPGA芯片的设计功能进行测试时，可以自动地将仿真验证结果转换成JTAG测试向量，让上位机可以自动地向FPGA芯片发送JTAG测试向量。FPGA芯片在接收到JTAG测试向量后，可以自动地对用户逻辑模块进行测试。FPGA芯片完成用户逻辑模块的测试后，向上位机发送测试结果。上位机自动地对FPGA芯片进行调试，可以降低对FPGA芯片进行调试的难度，提高FPGA芯片的易测试性。
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公开(公告)号：CN116527037A
公开(公告)日：2023-08-01
申请号：CN202310519726.5
申请日：2023-05-09
申请人： 京微齐力(北京)科技股份有限公司
IPC分类号： H03K19/173 , H03K19/17704
摘要： 本发明提供一种用寄存器等价替换锁存器的FPGA映射电路和方法。该电路包括：多路选择器和第一寄存器，所述FPGA映射电路的两端分别连接组合逻辑电路和负载电路；所述多路选择器用于接收组合逻辑电路的输出信号和所述第一寄存器的输出信号；所述多路选择器在其控制信号为高电平时，在预设时钟周期内传送所述组合逻辑电路的输出信号至负载电路；所述多路选择器的控制信号为第一时钟信号。该方法包括：第一时钟信号为高电平时，所述多路选择器在预设时钟周期内输出所述组合逻辑电路的输出信号至负载电路。如此，将设计转换为同步设计，避免了毛刺，简化了静态时序分析且没有增加资源，并且完整保留了锁存器方案中抢一拍的功能。
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