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公开(公告)号：CN110768671B
公开(公告)日：2022-04-22
申请号：CN201910990297.3
申请日：2019-10-17
Applicant: 西安交通大学 , 北京智芯微电子科技有限公司
IPC: H03M1/10
Abstract: 本发明公开了一种用于逐次逼近型模数转换器的片外校准方法及系统，包括：包括以下步骤：向待校准ADC输入一正弦波；所述正弦波的频率与待校准ADC的采样频率满足相干采样的关系；采集待校准ADC的比较器的输出码值，根据比较器的输出码值计算获得所述正弦波数字码值；通过校准算法校准获得的所述正弦波数字码值，得到待校准ADC的电容阵列实际权重，将所述电容阵列实际权重写入待校准ADC的权重寄存器，完成校准；所述校准算法中，通过待校准ADC的信噪失真比的大小来衡量电容权重的失配程度。本发明能够在不影响ADC的正常工作模式下且无需要进行额外功能配置下，通过计算调节电容权重的方式，达到高精度的模数转换。
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公开(公告)号：CN114220861A
公开(公告)日：2022-03-22
申请号：CN202111528367.7
申请日：2021-12-14
Applicant: 西安交通大学 , 中国电子科技集团公司第二十四研究所
IPC: H01L29/78 , H01L21/335 , H01L29/10 , H01L29/423 , H01L29/49
Abstract: 本发明一种碳基多端仿生突触器件及其制备方法，该仿生突触器件从下至上包括衬底、导电层及电介质层，所述电介质层的上表面分别设有第一栅电极、第二栅电极、源电极及漏电极，源电极和漏电极通过半导体沟道相连接，所述导电层包括从下至上设置的金属导电层和半导体导电层。该制备方法包括：在衬底的一表面沉积金属导电层；在得到的金属导电层上形成半导体导电层；在得到的基底上形成电介质层；在得到的电介质层上显影出栅电极、源电极和漏电极图案，将电极金属材料沉积在栅电极、源电极和漏电极图案上形成栅电极、源电极和漏电极；在得到的源电极和漏电极之间形成半导体沟道，得到碳基多端仿生突触器件。本发明可实现神经突触的学习与记忆功能。
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公开(公告)号：CN113037287A
公开(公告)日：2021-06-25
申请号：CN202110376296.7
申请日：2021-04-07
Applicant: 西安交通大学
IPC: H03M1/38
Abstract: 一种高精度逐次逼近性模数转换器的数字后台校准方法及系统，包括以下步骤：步骤1，对逐次逼近型模数转换器输入电压进行采样；步骤2，SAR逻辑控制：控制电容切换，对采样得到的电压完成正负干扰下的电压量化；步骤3，通过量化结果对码值进行校准得到权重迭代结果；步骤4，根据校准后的权重值输出校准后码值。本发明针对逐次逼近型模数转换器的电容阵列电容失配的问题进行研究，给出了一种数字后台校准的改进算法，该算法通过LMS迭代实现对电容权重的校准，并根据采用的码值计算公式确定最后所需要校准的位数以实现对权重值的校准，从而提升逐次逼近型模数转换器的精度。
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公开(公告)号：CN111538474A
公开(公告)日：2020-08-14
申请号：CN202010344934.2
申请日：2020-04-27
Applicant: 西安交通大学
IPC: G06F7/487
Abstract: 本申请提供了一种Posit浮点数的除法和开方运算处理器及运算处理系统，涉及计算机技术领域。独创了基于利用补码型式的中间数据进行加减交替运算以完成Posit浮点数的除法和开方运算的运算处理系统。所述Posit浮点数的除法和开方运算处理系统包括CPU、解码电路、编码电路Posit浮点数的除法和开方运算处理器；所述CPU是计算机的中央处理器，连接所述解码电路，Posit浮点数的除法和开方运算处理器连接所述编码电路，用于以所述补码形式的中间数据进行所述目标运算，得到以补码形式的中间数据表示的运算结果，并将所述以补码形式的中间数据表示的运算结果发送给所述编码电路。
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公开(公告)号：CN105577146B
公开(公告)日：2018-06-26
申请号：CN201510940345.X
申请日：2015-12-15
Applicant: 西安交通大学
IPC: H03K3/3565 , H03K3/012 , H03K3/013
Abstract: 本发明公开了一种具有低延时功耗积的抗单粒子翻转的锁存器，采用新型的具有隔离翻转状态的交叉耦合结构，通过设计合理的负反馈通路来加快翻转状态的恢复。在数据传输模式(transparent mode)时，切断负反馈以提高电路的写入速度。在40nm CMOS工艺下仿真结果表明，本发明的临界电荷比传统的锁存器高50倍以上。延时功耗积只有0.0035fs*J，无负载时传播延时只有23.3ps，低于同类型的锁存器。
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Patent Agency Ranking
公开(公告)号：CN107991602A
公开(公告)日：2018-05-04
申请号：CN201711185074.7
申请日：2017-11-23
Applicant: 西安交通大学
IPC: G01R31/317 , G06F11/22
Abstract: 本发明提出了一种带广播结构的低成本内建自测试结构，给出了硬件实现方式和测试方案。其目的是解决半导体器件特征尺寸小、集成电路集成度和复杂度高导致的芯片测试功耗高，面积开销和测试数据量大等问题。首先，该方法通过一个异或网络将线性反馈移位寄存器(LFSR)结构和Johnson计数器相结合，产生具有多维单输入跳变(MSIC)特性的测试向量；然后，通过复用测试生成结构，广播电路将测试向量扩展为能够填充更多扫描链的基于广播的多维单输入跳变(BMSIC)测试图形，从而减小了测试图形生成电路的面积开销；最后，以ISCAS’89系列中较大的五款电路为对象实验，结果表明，与MSIC测试生成电路相比，BMSIC测试图形生成方法可在确保低功耗高故障覆盖率基础上，减小50％左右的电路面积开销。
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公开(公告)号：CN104680531B
公开(公告)日：2016-10-26
申请号：CN201510091584.2
申请日：2015-02-28
Applicant: 西安交通大学
Abstract: 本发明公开了一种连通量统计信息提取方法及VLSI结构，包括以下步骤：同时对二值图像的相邻两个行进行扫描，判断当前行与上一行之间是否存在连通区域，当当前行与上一行之间存在连通区域时，则将上一行中与当前行相连通区域通过等价游程对合并规则合并至当前行中，同时将上一行中未与当前行连通的区域记作已结束区域，并输出已结束区域的信息，再更新当前行中连通区域的游程编号；当当前行为最后一行时，则根据等价游程对合并规则合并当前行行内的连通区域，然后将合并后得到的区域记作已结束区域，再输出已结束区域的信息，得连通量统计信息。本发明能够通过快速对二值图像处理提取二值图像的连通量统计信息，硬件资源消耗小。
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公开(公告)号：CN105677951A
公开(公告)日：2016-06-15
申请号：CN201511021266.5
申请日：2015-12-30
IPC: G06F17/50
CPC classification number: G06F17/5068
Abstract: 本发明公开了一种快速开方集成电路，包括八位信号输入端、开方数据预处理电路、麦克劳林展开式运算电路、信号输出端、以及用于对麦克劳林展开式运算电路输出结果进行移位的结果输出电路；本发明无需迭代，运算速度快。
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公开(公告)号：CN104680531A
公开(公告)日：2015-06-03
申请号：CN201510091584.2
申请日：2015-02-28
Applicant: 西安交通大学
Abstract: 本发明公开了一种连通量统计信息提取方法及VLSI结构，包括以下步骤：同时对二值图像的相邻两个行进行扫描，判断当前行与上一行之间是否存在连通区域，当当前行与上一行之间存在连通区域时，则将上一行中与当前行相连通区域通过等价游程对合并规则合并至当前行中，同时将上一行中未与当前行连通的区域记作已结束区域，并输出已结束区域的信息，再更新当前行中连通区域的游程编号；当当前行为最后一行时，则根据等价游程对合并规则合并当前行行内的连通区域，然后将合并后得到的区域记作已结束区域，再输出已结束区域的信息，得连通量统计信息。本发明能够通过快速对二值图像处理提取二值图像的连通量统计信息，硬件资源消耗小。
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公开(公告)号：CN104464795A
公开(公告)日：2015-03-25
申请号：CN201410713197.3
申请日：2014-11-27
Applicant: 西安交通大学
IPC: G11C11/413
Abstract: 本发明公开了一种抗单粒子翻转的静态随机存储单元，包括信号输入端、信号输出端、时钟端口、第一控制节点、第二控制节点、第一存储节点、第二存储节点、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管及第四NMOS管。本发明可以减少数据写入的延迟时间，功耗低，占用面积小。
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