一种碳基多端仿生突触器件及其制备方法

    公开(公告)号:CN114220861A

    公开(公告)日:2022-03-22

    申请号:CN202111528367.7

    申请日:2021-12-14

    Abstract: 本发明一种碳基多端仿生突触器件及其制备方法,该仿生突触器件从下至上包括衬底、导电层及电介质层,所述电介质层的上表面分别设有第一栅电极、第二栅电极、源电极及漏电极,源电极和漏电极通过半导体沟道相连接,所述导电层包括从下至上设置的金属导电层和半导体导电层。该制备方法包括:在衬底的一表面沉积金属导电层;在得到的金属导电层上形成半导体导电层;在得到的基底上形成电介质层;在得到的电介质层上显影出栅电极、源电极和漏电极图案,将电极金属材料沉积在栅电极、源电极和漏电极图案上形成栅电极、源电极和漏电极;在得到的源电极和漏电极之间形成半导体沟道,得到碳基多端仿生突触器件。本发明可实现神经突触的学习与记忆功能。

    一种用于二值化神经网络的加速器结构及循环展开方法

    公开(公告)号:CN111797977B

    公开(公告)日:2022-05-20

    申请号:CN202010631640.8

    申请日:2020-07-03

    Abstract: 本发明公开了一种用于二值化神经网络的加速器结构及循环展开方法,针对权值为1bit,特征值为n bit的硬件加速器结构,本发明包括加速器的硬件结构设计和针对二值化神经网络优化的循环展开结构和权值、特征值在SRAM中的存放顺序。硬件结构包括权值、特征值存储SRAM,专用卷积计算模块和加法树单元。专用卷积模块设计了新的卷积计算方式,加法树保证了数据的流水线运行。本发明使用的循环展开方式与累加器配合可以让加速器拥有非常好的可扩展性,可以根据网络复杂程度和硬件资源自由决定块K的大小,而不用改变电路的控制逻辑。配合此循环展开方式本发明还提出了一种权值和特征值的存放顺序,来简化存取逻辑。

    一种低硬件开销的分段线性函数的硬件实现方法

    公开(公告)号:CN113065648A

    公开(公告)日:2021-07-02

    申请号:CN202110423171.5

    申请日:2021-04-20

    Abstract: 本发明公开了一种低硬件开销的分段线性函数的硬件实现方法,该实现方法可用于对双重峰STDP规则(PSTDP),三重峰STDP规则(TSTDP),强化STDP规则(RL‑STDP)等进行硬件实现,该方法在有输入值时优先判断输入值所在分段,对处于任何分段的输入值,都可以利用信号控制完成两次移位运算和两次加法运算,得到函数计算结果,从而避免了为函数的每个分段设计运算电路,低硬件开销的实现了分段线性函数。该实现方法设计的电路包括有移位寄存器,多路选择器,加法器等结构,该方法面向神经网络硬件加速,减少了电路资源的使用,提升了计算效率,具有低面积低功耗的特点,可减少指数函数实现的硬件规模,提升网络的计算效能。

    一种低噪声高精度采样保持电路结构

    公开(公告)号:CN112468150A

    公开(公告)日:2021-03-09

    申请号:CN202011316811.4

    申请日:2020-11-19

    Abstract: 本发明公开了一种低噪声高精度采样保持电路结构,包括:采样电路、传输电路以及复位电路。其中采样电路,利用传输门T1、T2、T3、T4以及晶体管M5、M6、M7、M8改变采样管的衬底电压,从而克服了输入电压引起阈值电压改变,从而造成非线性的问题;同时在采样结束时,利用下级板采样,M11‑M15以及M16‑M20先断开,达到减小采样开关电荷注入和时钟溃通的问题。其中传输电路,利用斩波技术,将输入信号进行采样保持阶段的调制,通过后续的滤波解调后,从而降低采样保持电路晶体管引入的噪声。本发明通过采样阶段和传输阶段的多种电路设计,有效的改善了采样保持电路的非线性和噪声,提高了电路的精度。

    一种低噪声高精度采样保持电路结构

    公开(公告)号:CN112468150B

    公开(公告)日:2024-08-16

    申请号:CN202011316811.4

    申请日:2020-11-19

    Abstract: 本发明公开了一种低噪声高精度采样保持电路结构,包括:采样电路、传输电路以及复位电路。其中采样电路,利用传输门T1、T2、T3、T4以及晶体管M5、M6、M7、M8改变采样管的衬底电压,从而克服了输入电压引起阈值电压改变,从而造成非线性的问题;同时在采样结束时,利用下级板采样,M11‑M15以及M16‑M20先断开,达到减小采样开关电荷注入和时钟溃通的问题。其中传输电路,利用斩波技术,将输入信号进行采样保持阶段的调制,通过后续的滤波解调后,从而降低采样保持电路晶体管引入的噪声。本发明通过采样阶段和传输阶段的多种电路设计,有效的改善了采样保持电路的非线性和噪声,提高了电路的精度。

    一种低硬件开销的分段线性函数的硬件实现方法

    公开(公告)号:CN113065648B

    公开(公告)日:2024-02-09

    申请号:CN202110423171.5

    申请日:2021-04-20

    Abstract: 本发明公开了一种低硬件开销的分段线性函数的硬件实现方法,该实现方法可用于对双重峰STDP规则(PSTDP),三重峰STDP规则(TSTDP),强化STDP规则(RL‑STDP)等进行硬件实现,该方法在有输入值时优先判断输入值所在分段,对处于任何分段的输入值,都可以利用信号控制完成两次移位运算和两次加法运算,得到函数计算结果,从而避免了为函数的每个分段设计运算电路,低硬件开销的实现了分段线性函数。该实现方法设计的电路包括有移位寄存器,多路选择器,加法器等结构,该方法面向神经网络硬件加速,减少了电路资源的使用,提升了计算效率,具有低面积低功耗的特点,可减少指数函数实现的硬件规模,提升网络的计算效能。

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