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公开(公告)号：CN111889844B
公开(公告)日：2023-09-29
申请号：CN202010885770.4
申请日：2020-08-28
申请人： 中国电子科技集团公司第五十八研究所
IPC分类号： B23K3/08 , B23K1/08 , B23K101/40
摘要： 本发明公开一种合金封帽倒装式装夹夹具及使用方法，属于封装技术领域。所述合金封帽倒装式装夹夹具及使用方法通过所述管壳定位夹具主体内腔的限位、所述背部盖板和所述夹具压力盖板多方位地对所述待封陶瓷管壳进行固定，有效地避免所述熔封盖板粘接中由于不可控因素而导致的偏移和旋转。该夹具操作简单易行，效果可靠，能够提高半导体元器件封装的合格率和质量。适用于陶瓷外壳进行粘接封帽的集成电路，尤其适用于对封装尺寸控制精度要求较高的半导体元器件。
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公开(公告)号：CN116704165A
公开(公告)日：2023-09-05
申请号：CN202310710363.3
申请日：2023-06-15
申请人： 中国电子科技集团公司第五十八研究所
摘要： 本发明涉及图像识别技术领域，特别涉及一种使用单摄像头识别物体多面信息的方法，包括如下步骤：首先将单摄像头布设于被观测物的正上方位置1处，拍摄到被观测物上表面信息，使用图像识别功能，识别出上表面的字符信息；随后将单摄像头平移到右侧位置2处，利用一个反光镜布设于被观测物与右侧位置2之间，能够拍摄到被观测物下表面信息，使用图像识别功能，对识别图像进行镜面翻转处理，能够识别出下表面的信息；反光镜能够调整一定角度，并固定下来，保证在右侧位置2的单摄像头能够更好的识别物体下表面信息。本发明通过在背面或者特定角度增加一面镜子，可以识别出物体的特定面信息，只需要平移摄像的位置即可以自动识别多面信息。
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公开(公告)号：CN116682103A
公开(公告)日：2023-09-01
申请号：CN202310695855.X
申请日：2023-06-13
申请人： 中国电子科技集团公司第五十八研究所
IPC分类号： G06V20/62 , G06V30/146 , G06V30/148 , G06V30/162 , G06V30/164 , G06V30/26 , G06V10/82
摘要： 本发明公开一种基于计算机视觉的光电方位仪罗盘刻度识别方法，属于人工智能技术和光学字符识别领域。本发明通过传统图像处理算法加上深度学习算法，实现了光电方位仪表盘文字的快速定位和精准识别；并且本发明通过CRNN算法一次性识别不定长的所有字符，通过大量数字的训练数据有效提高识别精度并抑制噪声的影响。在实际应用中，罗盘图像刻度自动识别的意义主要表现在对敌情监控方面，能够对敌情目标方位快速准确地测量，为后续的作战决策提供了重要数据支持。
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公开(公告)号：CN116679787A
公开(公告)日：2023-09-01
申请号：CN202310885904.6
申请日：2023-07-19
申请人： 中国电子科技集团公司第五十八研究所
IPC分类号： G05F1/56
摘要： 本发明公开一种低静态电流LDO电路，属于模拟集成电路领域。本发明基于功率管自适应导通和动态可变反馈电阻，包括误差放大器、同相放大器、第一功率管、第二功率管、第一电阻、可变反馈电阻、电容CM、负载电流。功率管自适应导通控制模式可简化轻载时环路结构，电路在宽负载范围内保持环路稳定，由同相放大器和第二功率管实现，轻载时同相放大器处于三级管区，第二功率管被关断，输出电流仅由第一功率管提供，LDO环路由误差放大器和第一功率管组成为两级结构环路稳定性高；重载时同相放大器处于饱和区，第二功率管被开启，输出电流主要由第二功率管提供，此时LDO环路由误差放大器、同相放大器和第二功率管组成为三级结构环路增益高。
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公开(公告)号：CN116647581A
公开(公告)日：2023-08-25
申请号：CN202310722737.3
申请日：2023-06-19
申请人： 中国电子科技集团公司第五十八研究所
IPC分类号： H04L67/12 , H04L41/12 , H04L43/0852 , H04L41/14 , H04J3/06
摘要： 本发明公开一种时间触发AFDX网络系统及其可靠性评估验证方法，属于网络工程与通信领域。时间触发AFDX网络系统包括时间触发AFDX网络同步时钟、时间触发AFDX网络协议栈、时间触发AFDX网络虚拟链路类型和时间触发AFDX网络数据帧。时间触发AFDX网络系统的可靠性评估验证方法包括时间触发AFDX网络数据帧的可达性和时间触发AFDX网络数据帧的可用性。本发明最大程度地在分布式网络拓扑结构中引入时间触发机制下的AFDX网络，来保证时间关键消息的完全确定性并对其传输可靠性进行验证，能够最大程度的满足分布式、高可靠、综合化的航电系统中机载环境应用可靠性需求。
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公开(公告)号：CN116594692A
公开(公告)日：2023-08-15
申请号：CN202310885371.1
申请日：2023-07-19
申请人： 中国电子科技集团公司第五十八研究所
摘要： 本发明涉及超大规模数字集成电路测试领域，具体涉及一种基于标准状态机功能扩展的快速配置寄存器方法。包括如下步骤：步骤1：从TDI端口输入3’b000对状态机进行默认状态配置；步骤2：将指令寄存器配置为双芯粒工作状态，输入8位指令，即在Shift‑IR状态下从TDI端口输入8’b10101000；步骤3：进行扫描链的配置，配置寄存器链长为4；输入4位配置信号，即在Update‑IR、Run‑Test/Idle、Select‑DR、Capture‑DR四个状态下从TDI端口输入4’b1001进行配置；步骤4：输入测试数据，对对应芯粒引脚的边界扫描单元进行赋值移位更新，验证扫描输出TDO是否与期望值TDO_EXP一致；本发明方法在大部分应用场景中都具有配置时间较短的优势，且硬件开销小、配置时间短。
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公开(公告)号：CN114006614B
公开(公告)日：2023-08-15
申请号：CN202111294859.4
申请日：2021-11-03
申请人： 中国电子科技集团公司第五十八研究所
IPC分类号： H03K19/0185
摘要： 本发明公开一种基于NMOS上拉驱动器的热插拔结构，属于集成电路I/O端口领域，输入端A接反相器INV1的输入端，所述反相器INV1的输出端同时接NMOS管N1的漏端和NMOS管N3的栅端；NMOS管N3的漏端接电源VCC，源端接NMOS管N4的漏端和输出端Y；输入端A接NMOS管N2的漏端和NMOS管N4的栅端，NMOS管N4的漏端接NMOS管N3的源端和输出端Y；输出端Y与电阻R1的一端相连，电阻R1的另一端连接NMOS管N5的漏端，NMOS管N5的源端与NMOS管N6的漏端和NMOS管N7的漏端同时相连，NMOS管N6和NMOS管N7的漏端作为NMOS管N3的衬底电位B。本发明使用隔离NMOS管作为输出级上拉管实现，通过NMOS的衬底浮置结构设计能够实现驱动级的端口热插拔需求，增强了输出级下拉的驱动能力，另外消除了上拉NMOS管的衬底偏置效应。
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公开(公告)号：CN116524991A
公开(公告)日：2023-08-01
申请号：CN202310582835.1
申请日：2023-05-23
申请人： 中国电子科技集团公司第五十八研究所
摘要： 本发明涉及集成电路测试技术领域，特别涉及一种存储器的板级环境测试装置及方法。包括：驱动板，包括：串口模块、FPGA芯片、存储模块、电源模块、时钟模块、电平转化模块和金手指一；所述FPGA芯片分别与所述存储模块、所述串口模块、所述电源模块、所述时钟模块和所述电平转化模块连接，所述电平转化模块与所述金手指一连接；上位机，所述上位机通过所述串口模块与所述驱动板进行连接和通讯；工位板，包括：被测芯片插座和金手指二，所述金手指二与所述被测芯片插座连接；其中所述工位板放置于高低温箱内；通过所述金手指一和所述金手指二连接，完成所述驱动板与所述工位板进行连接和通讯。以解决上述测试成本较高，测试效率较低的问题。
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公开(公告)号：CN113938126B
公开(公告)日：2023-08-01
申请号：CN202111241106.7
申请日：2021-10-25
申请人： 中国电子科技集团公司第五十八研究所
IPC分类号： H03K19/0185 , H03K19/003
摘要： 本发明公开一种电压锁存式电平转换电路，属于集成电路领域，包括由电源1做电压源的反相器、由电源2做电压源的电平转换单元和由电源2做电压源的输出缓冲器；所述反相器为所述电平转换单元提供一组反向信号；所述电平转换单元接受输入的反向信号并通过电压锁存方式实现不同电压域的转变，所述输出缓冲器为输出信号实现整形并提高对下级的驱动能力。本发明适用于1Gbps下1.8V～5V双向电平转换，并可以通过使能信号控制电平转换电路的电压锁存功能，传输延时低于200p秒；相比于将常规电平转换与锁存器串联在一起，本发明具有更小的传输延时、更小的动态功耗、更宽的电压域范围、更高的传输速率，更少的MOS管总量。
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公开(公告)号：CN113839664B
公开(公告)日：2023-08-01
申请号：CN202111153947.2
申请日：2021-09-29
申请人： 中国电子科技集团公司第五十八研究所
IPC分类号： H03K19/20 , H03K19/094
摘要： 本发明公开一种有效抑制开关漏电的低功耗触发器，属于数字电路领域，包括两个一致的逻辑单元逻辑A110和逻辑B120。逻辑A110中两对对偶连接MOS管交替导通产生高低电平，通过控制两列串联NMOS管的导通与关断产生第一个90°相移；所述逻辑A110的状态输出驱动下一个逻辑B120，完成前半周期触发状态；逻辑B120中两对对偶连接MOS管交替导通产生高低电平，通过控制两列串联NMOS管的导通与关断产生第二个90°相移，输出触发逻辑状态，并反馈至所述逻辑A110，完成后半周期的触发状态；至此两次90°相移叠加，完成180°整周期的下降沿触发，完成信号二分频。这种触发器内部逻辑对称，电平转换速度快，可以有效抑制开关漏电。
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