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公开(公告)号：CN116647581A
公开(公告)日：2023-08-25
申请号：CN202310722737.3
申请日：2023-06-19
申请人： 中国电子科技集团公司第五十八研究所
IPC分类号： H04L67/12 , H04L41/12 , H04L43/0852 , H04L41/14 , H04J3/06
摘要： 本发明公开一种时间触发AFDX网络系统及其可靠性评估验证方法，属于网络工程与通信领域。时间触发AFDX网络系统包括时间触发AFDX网络同步时钟、时间触发AFDX网络协议栈、时间触发AFDX网络虚拟链路类型和时间触发AFDX网络数据帧。时间触发AFDX网络系统的可靠性评估验证方法包括时间触发AFDX网络数据帧的可达性和时间触发AFDX网络数据帧的可用性。本发明最大程度地在分布式网络拓扑结构中引入时间触发机制下的AFDX网络，来保证时间关键消息的完全确定性并对其传输可靠性进行验证，能够最大程度的满足分布式、高可靠、综合化的航电系统中机载环境应用可靠性需求。
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公开(公告)号：CN116089331A
公开(公告)日：2023-05-09
申请号：CN202211576343.3
申请日：2022-12-09
申请人： 中国电子科技集团公司第五十八研究所
IPC分类号： G06F13/28 , H04L69/164 , H04J3/06
摘要： 本发明公开一种基于RDMA的TTE网络通讯方法，属于计算机网络通信领域。本发明采用基于RoCEv2的硬件UDP协议栈，对业务收发进行RDMA适配。将数据收发路径与状态维护分离，数据路径的每个阶段均会对包头中的元信息进行提取，用于状态表更新或进一步解析处理。在收发两条相互独立的路径中，通过IP处理模块、UDP处理模块、RDMA处理模块、数据处理模块，对数据逐级处理；状态维护主要利用元信息不断更新协处理模块元素与QP状态表子项来完成。除此之外，还包含TLB模块，用于内存地址的虚‑实地址转换。本发明只对业务处理流程做RDMA适配，对原TTE网络时间同步、容错机制、冗余处理等核心性能无任何影响，对于网络数据封装、解析、校验有更高的效率。
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公开(公告)号：CN115150016A
公开(公告)日：2022-10-04
申请号：CN202210723814.2
申请日：2022-06-24
申请人： 中国电子科技集团公司第五十八研究所
IPC分类号： H04J3/06
摘要： 本发明公开一种时间同步主控制器电路，属于网络工程与通信技术领域，包括协议控制帧调度电路、同步参数传递电路、保序子模块电路和主同步控制器同步状态机电路。通过时间触发以太网同步算法中的PCF帧来实现系统同步，经过启动同步CS帧、CA帧的握手和维持同步IN帧的传递参数，来保证当前集群网络的节点的时间同步。其中同步算法主要由时序保持算法/同步集中算法和集群检查算法组成，采取两种同步模式，一种是每个周期固定时刻执行同步算法，保证所有节点在任何时候保持同步状态；另一种是当因为特殊原因，某些节点脱离同步域，这个时候进行集群检测，来完成同步域内节点的时间同步。
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公开(公告)号：CN113113062B
公开(公告)日：2021-11-23
申请号：CN202110449356.3
申请日：2021-04-25
申请人： 中国电子科技集团公司第五十八研究所
IPC分类号： G11C11/22
摘要： 本发明公开一种基于3T‑3MTJ存储单元的磁性随机存储器及其读取方法，属于非易失性存储器领域，包括3T‑3MTJ存储单元、逻辑控制电路、多边选择电路MUX和灵敏放大器SA。当多边选择电路MUX选通S0端和S1端时，NMOS管N3关断，灵敏放大器SA将读出磁性隧道结M01和M02的存储信息；当多边选择电路MUX选通S0端和S2端时，NMOS管N3导通，灵敏放大器SA通过比较两边电流的大小读出磁性隧道结M03的存储信息。由此可见，一个3T‑3MTJ存储单元可以存储2Bit数据；与2T‑2MTJ存储单元相比能够大幅度提高存储单元的密度，与1T‑1MTJ存储单元相比具有更高的读出可靠性。
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公开(公告)号：CN113284530A
公开(公告)日：2021-08-20
申请号：CN202110559790.7
申请日：2021-05-21
申请人： 中国电子科技集团公司第五十八研究所
摘要： 本发明公开一种磁性随机存储器及其读写方法，属于非易失性存储器领域，存储单元根据外部使能信号En在1T‑1MTJ和2T‑2MTJ存储单元阵列之间切换，1T‑1MTJ存储单元阵列具有较大的存储密度，2T‑2MTJ存储单元阵列具有较高的读取可靠性。读取过程中，当NMOS管N1、NMOS管N3、NMOS管N5和NMOS管N6导通，NMOS管N2和NMOS管N4关闭时，磁性隧道结MTJ_a和MTJ_b为数据单元，读取方式是基于2T‑2MTJ单元架构；当NMOS管N1(N2)、NMOS管N4、NMOS管N5、NMOS管N6、NMOS管N7打开，NMOS管N2(N1)和NMOS管N3关闭时，磁性隧道结MTJ_a(MTJ_b)为数据单元，读取方式是基于1T‑1MTJ单元架构。本发明的读写方法使存储单元在高可靠的2T‑2MTJ单元和高密度的1T‑1MTJ单元之间进行切换，适用于不同的应用场景，同时可以辅助进行读写错误的判断。
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公开(公告)号：CN118574424A
公开(公告)日：2024-08-30
申请号：CN202410779210.9
申请日：2024-06-17
申请人： 中国电子科技集团公司第五十八研究所
摘要： 本发明涉及磁屏蔽封装技术领域，特别涉及一种兼容STT和SOT‑MRAM的开放式磁屏蔽封装结构。包括：封装外壳和磁屏蔽体；所述磁屏蔽体粘接或烧结于所述封装外壳的基底上，且所述磁屏蔽体由磁性材料加工制成；其中，所述磁屏蔽体包括：磁屏蔽衬底、磁性连接层和磁屏蔽顶盖；所述磁屏蔽衬底的顶部通过所述磁性连接层焊接或粘接有所述磁屏蔽顶盖，所述磁屏蔽衬底与所述磁屏蔽顶盖之间由下至上依次叠放有若干叠封芯片，且每相邻两个所述叠封芯片之间还设有垫片。本发明能够兼顾STT‑MRAM和SOT‑MRAM磁屏蔽需求，同时提高芯片封装通用性。
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公开(公告)号：CN113113062A
公开(公告)日：2021-07-13
申请号：CN202110449356.3
申请日：2021-04-25
申请人： 中国电子科技集团公司第五十八研究所
IPC分类号： G11C11/22
摘要： 本发明公开一种基于3T‑3MTJ存储单元的磁性随机存储器及其读取方法，属于非易失性存储器领域，包括3T‑3MTJ存储单元、逻辑控制电路、多边选择电路MUX和灵敏放大器SA。当多边选择电路MUX选通S0端和S1端时，NMOS管N3关断，灵敏放大器SA将读出磁性隧道结M01和M02的存储信息；当多边选择电路MUX选通S0端和S2端时，NMOS管N3导通，灵敏放大器SA通过比较两边电流的大小读出磁性隧道结M03的存储信息。由此可见，一个3T‑3MTJ存储单元可以存储2Bit数据；与2T‑2MTJ存储单元相比能够大幅度提高存储单元的密度，与1T‑1MTJ存储单元相比具有更高的读出可靠性。
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公开(公告)号：CN115150016B
公开(公告)日：2023-07-28
申请号：CN202210723814.2
申请日：2022-06-24
申请人： 中国电子科技集团公司第五十八研究所
IPC分类号： H04J3/06
摘要： 本发明公开一种时间同步主控制器电路，属于网络工程与通信技术领域，包括协议控制帧调度电路、同步参数传递电路、保序子模块电路和主同步控制器同步状态机电路。通过时间触发以太网同步算法中的PCF帧来实现系统同步，经过启动同步CS帧、CA帧的握手和维持同步IN帧的传递参数，来保证当前集群网络的节点的时间同步。其中同步算法主要由时序保持算法/同步集中算法和集群检查算法组成，采取两种同步模式，一种是每个周期固定时刻执行同步算法，保证所有节点在任何时候保持同步状态；另一种是当因为特殊原因，某些节点脱离同步域，这个时候进行集群检测，来完成同步域内节点的时间同步。
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公开(公告)号：CN114974331A
公开(公告)日：2022-08-30
申请号：CN202210434973.0
申请日：2022-04-24
申请人： 中国电子科技集团公司第五十八研究所
摘要： 本发明涉及磁隧道结技术领域，具体涉及一种基于1T1R阵列的MRAM灵敏放大器读校准电路。包括：交叉耦合电路：用于感应输入电压大小，进行放大；逻辑控制电路：产生各种控制信号；Vclamp电压产生电路：用于产生Vclamp_R和Vclamp_L电压；1T1R阵列：存储数据信息；参考阵列：产生读所需要的参考电平；行列译码：以保证选中需要读取的信息位；预放大电路：对小的读电压进行预放大；电压校准模块：左边的电压校准模块由晶体管MN2，MN4和MN7构成，开关S0_0和S0_1控制导通MN7管，S2_0开关控制导通MN4晶体管；右边的电压校准模块由MN3、NM5和MN8构成，开关S1_0和S1_1控制导通MN8管，S2_1控制导通MN8晶体管，保证读取的结果的正确性，进一步的加快读出的速度。
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公开(公告)号：CN113284530B
公开(公告)日：2022-08-02
申请号：CN202110559790.7
申请日：2021-05-21
申请人： 中国电子科技集团公司第五十八研究所
摘要： 本发明公开一种磁性随机存储器及其读写方法，属于非易失性存储器领域，存储单元根据外部使能信号En在1T‑1MTJ和2T‑2MTJ存储单元阵列之间切换，1T‑1MTJ存储单元阵列具有较大的存储密度，2T‑2MTJ存储单元阵列具有较高的读取可靠性。读取过程中，当NMOS管N1、NMOS管N3、NMOS管N5和NMOS管N6导通，NMOS管N2和NMOS管N4关闭时，磁性隧道结MTJ_a和MTJ_b为数据单元，读取方式是基于2T‑2MTJ单元架构；当NMOS管N1(N2)、NMOS管N4、NMOS管N5、NMOS管N6、NMOS管N7打开，NMOS管N2(N1)和NMOS管N3关闭时，磁性隧道结MTJ_a(MTJ_b)为数据单元，读取方式是基于1T‑1MTJ单元架构。本发明的读写方法使存储单元在高可靠的2T‑2MTJ单元和高密度的1T‑1MTJ单元之间进行切换，适用于不同的应用场景，同时可以辅助进行读写错误的判断。
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