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公开(公告)号：CN117334693B
公开(公告)日：2024-05-07
申请号：CN202311319773.1
申请日：2023-10-12
Applicant: 北京大学
IPC: H01L27/02 , H01L21/8238 , H01L27/092
Abstract: 本申请提供一种半导体制备方法、半导体结构和芯片。该方法包括：在第一衬底上形成第一晶体管和第二晶体管，其中，第一晶体管和第二晶体管与第一衬底之间形成有BDI层；对第一衬底所在的晶圆进行倒片；去除第一衬底，以暴露出BDI层；去除BDI层中与第一晶体管对应的部分，以暴露出第一晶体管的第一外延结构，其中，第一外延结构构成第一晶体管的源极和/或漏极；在第一外延结构上形成第二外延结构，其中，第一外延结构和第二外延结构构成静电放电路径。通过本申请的方案，能够为具有BDI层的GAA晶体管提供ESD保护。
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公开(公告)号：CN113871487B
公开(公告)日：2024-01-19
申请号：CN202111026328.7
申请日：2021-09-02
Applicant: 北京大学
IPC: H01L29/792 , H01L23/48 , H01L21/336
Abstract: 本发明公开了一种凹型电荷俘获层突触晶体管及其制备方法，属于面向神经网络硬件化应用的突触器件领域。本发明采用的凹型电荷俘获层结构便于通过首次编程将电荷隧穿到俘获层，而后通过若编程的方式改变电荷俘获位置的方式来降低操作电压；另一方面，通过在栅源或者栅漏之间的电压脉冲控制电荷在俘获层中的横向位置实现多值存储，从而提高神经网络的精度。
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公开(公告)号：CN113990953A
公开(公告)日：2022-01-28
申请号：CN202111247985.4
申请日：2021-10-26
Applicant: 北京大学
IPC: H01L29/786 , H01L29/24 , H01L21/34
Abstract: 本发明公开了一种基于Bi2O2Se的多模态布尔逻辑实现方法及其应用。本发明将Bi2O2Se纳米片转移到硅/高k衬底上作为沟道，通过CMOS兼容的工艺制备背栅场效应晶体管，该器件作为多模态光热传感器可以同时对光信号和热信号产生响应，通过光照和降温实现“AND”和“OR”逻辑操作，通过光照和升温实现“XOR”逻辑操作。利用该器件组成电路，通过以上布尔逻辑可实现对热点图的边缘检测，从而可以对具有光热特征的热点图进行预处理分类。
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公开(公告)号：CN113871486A
公开(公告)日：2021-12-31
申请号：CN202111134053.9
申请日：2021-09-27
Applicant: 北京大学
IPC: H01L29/788 , H01L29/417 , H01L21/336
Abstract: 本发明公开了一种多浮栅叠层型突触晶体管，具有叠层的多晶硅俘获层‑氧化物阻挡层，该多浮栅叠层结构采用多电平技术时能够保证每个电平之间的窗口大小，大容量的存储能够降低对电路的精确性的要求；多层俘获层的设计能够在器件尺寸减小、隧穿层减薄的情况下保证电荷的保持特性，且避免了单层俘获层电荷一处泄露则全部泄露的情况，减小漏电概率；通过调整叠层的厚度配比和层数可以实现存储窗口最大化。这些优良的器件特性使得其有潜力应用到未来大规模神经形态计算系统。
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公开(公告)号：CN106298934B
公开(公告)日：2019-07-19
申请号：CN201610658955.5
申请日：2016-08-11
Applicant: 北京大学
IPC: H01L29/78 , H01L21/336 , H01L29/10
Abstract: 本发明公布了一种鞘层沟道结构的垂直纳米线器件及其制备方法，结合刻蚀通孔、淀积沟道材料、填充二氧化硅，获得集成的鞘层沟道结构垂直纳米线器件；包括：提供一半导体衬底，实现器件隔离；形成重掺杂的下有源区；淀积假栅叠层；通过刻蚀通孔、淀积沟道材料、填充二氧化硅形成垂直的鞘层沟道结构；通过淀积、刻蚀形成器件的重掺杂上有源区；去除假栅，淀积HK、MG并形成栅电极；形成器件各端的金属接触；后续按现有的后端工艺完成器件集成。本发明能够有效地提高器件的短沟道效应控制能力，减小泄露电流；能精确控制器件沟道的厚度、截面积大小和形貌，并采用后栅工艺提高器件的性能。
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公开(公告)号：CN106057682B
公开(公告)日：2019-06-07
申请号：CN201610648293.3
申请日：2016-08-09
Applicant: 北京大学
IPC: H01L21/336 , H01L29/06
Abstract: 本发明提供一种空气侧墙结构的垂直纳米线器件的集成方法，该方法结合刻蚀通孔、外延沟道材料的集成，制备了上有源区空气侧墙结构。与传统的二氧化硅或氮化硅侧墙结构相比，由于空气的相对介电常数为1，可以极大地减小栅极与上有源区之间的寄生电容，且将上有源区作为器件的漏端，优化漏端的寄生电容，能极大地改善器件的频率特性；同时本发明将下有源延伸区重掺杂，作为器件的源端，能减小源端电阻，减少器件开态电流的退化，而上有源延伸区是由沟道一侧轻掺杂过渡到上有源区一侧的重掺杂，可以减小漏端电场对沟道区的穿透，同时又维持了较低的漏端电阻。本发明与传统集成电路制造技术相兼容，工艺简单、成本代价小。
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公开(公告)号：CN106252210A
公开(公告)日：2016-12-21
申请号：CN201610603245.2
申请日：2016-07-27
Applicant: 北京大学
IPC: H01L21/205 , H01L21/822
CPC classification number: H01L21/2053 , H01L21/822
Abstract: 本发明公开了一种利用盖帽层退火结晶的多晶硅制备方法。本发明采用在非晶硅薄膜上淀积盖帽层，由于再结晶过程的成核活化点优先在接触面处形成，因而盖帽层的引入使得成核活化点形成概率大大提高，成核活化点增多，利于晶粒长大进行重排与重组；再结晶后得到的多晶硅的晶粒尺寸明显变大，内部缺陷减少，与直接淀积多晶硅薄膜结晶相比，效果更好；由于再结晶过程中盖帽层将晶粒限制在表面方向生长，得到的多晶硅薄膜的表面粗糙度极大地降低；晶格更加有序，能在垂直方向形成与非晶硅薄膜的厚度尺寸相当的大晶粒；本发明与体硅CMOS工艺完全相兼容，工艺简单，成本代价小，适用于三维集成。
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公开(公告)号：CN106229257A
公开(公告)日：2016-12-14
申请号：CN201610649282.7
申请日：2016-08-10
Applicant: 北京大学
IPC: H01L21/225
CPC classification number: H01L21/225
Abstract: 本发明公布了一种分子层掺杂方法，包括：去除待掺杂结构表面的沾污和自然氧化层，露出待掺杂结构表面的氢键；在待掺杂结构表面覆盖一层含杂质元素的有机分子，该有机分子与待掺杂结构表面形成共价键结合，作为掺杂的杂质源；淀积盖帽层，以达到防止退火时杂质元素外扩散的目的；通过退火使有机分子中的杂质元素进入待掺杂结构，形成超陡峭的掺杂梯度和超浅结深；去除有机分子和盖帽层；由此制备得到集成电路中超陡峭掺杂梯度和超浅结深的器件，具有更高的掺杂浓度和杂质激活率，可大大放宽对后续退火工艺的要求，工艺简单，成本代价小，能够满足小尺寸器件中实现超陡峭掺杂梯度和超浅结深的要求。
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公开(公告)号：CN106098783A
公开(公告)日：2016-11-09
申请号：CN201610694855.8
申请日：2016-08-19
Applicant: 北京大学
IPC: H01L29/78 , H01L29/06 , H01L29/08 , H01L29/10 , H01L21/336
CPC classification number: H01L29/785 , H01L29/0642 , H01L29/0847 , H01L29/1033 , H01L29/66795
Abstract: 本发明提供一种低功耗鳍式场效应晶体管及其制备方法，属于超大规模集成电路制造技术领域。该场效应晶体管的侧壁沟道层厚度和顶部沟道层厚度均在10nm以下，且在远离顶栅控制的深体区形成了鳍型隔离条，本发明有利于器件沟长的进一步缩小，可有效提高器件的短沟道效应控制能力，减小了静态功耗。此外本发明器件源漏区是单晶有源岛，具有较小的源漏串联电阻，与传统的使用抬升源漏结构的鳍型场效应晶体管相比，不需要外延工艺抬升源漏,即可获得较高的开态电流。本发明与传统集成电路制造技术相兼容，工艺简单，成本代价小。
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