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公开(公告)号：CN109104182B
公开(公告)日：2024-01-05
申请号：CN201811138039.4
申请日：2018-09-28
申请人： 南京观海微电子有限公司
发明人： 王磊
IPC分类号： H03K19/0175 , H03K19/00 , H03K19/20 , H03K19/21
摘要： 本发明公开了一种快速低功耗单端接口，包括推挽结构和冲突检测模块，推挽结构包括PMOS管和NMOS管，冲突检测电路模块包括两个比较器，也可以是不同阈值的反相器或者斯密特触发器。本发明使用推挽结构输出端，在逻辑高电平和低电平都没有直流通路功耗，功耗低；工作频率高，信号频率至少高一个数量级。同时增设有冲突检测模块，避免多主机争夺总线，无法确定总线状态问题，总线状态检测电路结构更简单。
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公开(公告)号：CN116860204A
公开(公告)日：2023-10-10
申请号：CN202310714340.X
申请日：2023-06-15
申请人： 清华大学
摘要： 本申请提供一种全加器，包括：第二异或逻辑门，其中，第一传输门的第一控制端连接第一异或逻辑门的输出端，第二控制端与第一同或逻辑门的输出端、第五N型晶体管的第一端和第五P型晶体管的栅极相互连接，输入端与第五N型晶体管的栅极和第六P型晶体管的栅极相互连接，接收进位输入信号，输出端与第五P型晶体管的第二端和第五N型晶体管的第二端相互连接，输出和位输出信号；第六P型晶体管的第一端接收电源电压，第二端连接第五P型晶体管的第一端。因此第一信号为高电平信号，第二信号和进位输入信号为低电平信号时，和位输出信号由第一同或逻辑门输出的进位传播信号的互补信号以及进位输入信号电控制，提高全加器的性能。
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公开(公告)号：CN111045643B
公开(公告)日：2023-04-14
申请号：CN201911134935.8
申请日：2019-11-19
申请人： 宁波大学
摘要： 本发明公开了一种利用阈值电压特性的乘法单元电路及乘法器，乘法单元电路过两个异或门、四个与非门和四个反相器构成，乘法器由多个乘法单元电路构成，异或门和与非门作为乘法单元电路的两个基本单元，两者采用相同的电路结构来实现，通过配置该相同电路结构中MOS管的阈值电压特性时该电路结构分别能实现异或逻辑功能和与非逻辑功能，乘法单元电路在一个周期内实现一次求值运算，且一个周期内分为三个阶段，分别为预充阶段、求值运算和放电阶段，异或门和与非门的差分下拉网络均采用单端结构；优点是面积和功耗开销较小，能够同时防御逆向工程和DPA攻击，安全性较高。
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公开(公告)号：CN109714043B
公开(公告)日：2023-02-24
申请号：CN201811639013.8
申请日：2018-12-29
申请人： 西安智多晶微电子有限公司
IPC分类号： H03K19/21
摘要： 本发明公开了一种宽异或电路优化方法，包括：根据待优化电路网表查找根XOR；根据所述根XOR形成XOR锥；对所述XOR锥进行公共端提取；对XOR锥按照预设规则进行分解，将分解结果存储至网表。本发明的宽异或电路优化方法通过对待优化电路网表进行分组分解，公共端提取等优化操作，使整个逻辑综合运行时间显著减少，并减少生成电路的面积和延时。
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公开(公告)号：CN110611503B
公开(公告)日：2022-11-18
申请号：CN201910916949.9
申请日：2019-09-26
申请人： 宁波大学
摘要： 本发明公开了一种基于同或异或电路反馈的全加器，包括同或异或电路、求和电路、进位电路、第一反相器和第二反相器，同或异或电路包括第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管、第十MOS管、第十一MOS管和第十二MOS管，求和电路包括第十三MOS管、第十四MOS管、第十五MOS管和第十六MOS管，进位电路包括第十七MOS管、第十八MOS管、第十九MOS管、第二十MOS管和第三反相器；优点是在具有全摆幅和较低的功耗的基础上，延时较小，运行速度较快。
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公开(公告)号：CN113098495A
公开(公告)日：2021-07-09
申请号：CN202110631553.7
申请日：2021-06-07
申请人： 杭州士兰微电子股份有限公司
IPC分类号： H03K19/20 , H03K19/21 , H03K19/0944
摘要： 本申请公开了门电路以及包含门电路的数字电路。该门电路包括位于供电端和接地端之间的第一组晶体管、第二组晶体管、以及第三晶体管，其中，第三晶体管的栅极接收时钟信号，第一组晶体管和第二组晶体管中的各个晶体管的栅极连接至门电路的输入端以接收各自的输入信号，在第三晶体管导通的情形下，第一组晶体管连接至供电端，第二组晶体管连接至接地端，并且所述第一组晶体管和所述第二组晶体管彼此连接，二者的中间节点连接至门电路的输出端以提供与逻辑运算结果相对应的触发信号，在输入信号的过渡阶段，第三晶体管关断以截断供电端和接地端之间的直流通路。进一步地，该数字电路将门电路和触发器作为组合电路模块进行优化设计以降低电路成本。
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公开(公告)号：CN112968698A
公开(公告)日：2021-06-15
申请号：CN202110130287.X
申请日：2021-01-29
申请人： 北京博雅慧视智能技术研究院有限公司
IPC分类号： H03K19/21
摘要： 本申请公开了一种异步清零电路和方法，包括：状态输出电路和状态清零电路；所述状态输出电路，用于根据所述状态清零电路发送的清零信号，清零第一寄存子电路中的寄存器和第一寄存器，输出清零信号至所述状态清零电路；所述状态清零电路，用于根据接收到的写使能信号和清零信号，输出接收到的清零信号至所述状态输出电路；根据接收到的所述状态输出电路发送的清零信号，清零第二寄存子电路中的寄存器、第二寄存器和第三寄存器。能够在状态清零电路只发送写使能信号一次的情况下，直接清零整个电路中不同时钟阈中的所有寄存器的状态，简便快捷，能够广泛应用于处于各种不同时钟域中进行交互的模块。
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公开(公告)号：CN112740555A
公开(公告)日：2021-04-30
申请号：CN201980062060.7
申请日：2019-06-25
申请人： 微软技术许可有限责任公司
IPC分类号： H03K19/195 , G06N10/00 , H03K19/21
摘要： 提供了针对禁止门的基于超导电路的设备和方法。在一个示例中，针对禁止门的电路包括输出端子，用于接收第一组单通量量子(SFQ)脉冲的第一输入端子(ai)，以及提供用于接收第二组SFQ脉冲的第二输入端子(bi)。该电路可以进一步包括第一级(105)，该第一级被配置为对经由第一输入端子而被接收的第一组SFQ脉冲和经由第二输入端子而被接收的第二组SFQ脉冲执行异或操作，以生成异或结果。该电路可以进一步包括被耦合到第一级的第二级(115)，该第二级被配置为对异或结果和经由第一输入端子而被接收的第一组SFQ脉冲执行与操作，并且经由输出端子提供输出。
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公开(公告)号：CN112564692A
公开(公告)日：2021-03-26
申请号：CN202011221060.8
申请日：2020-11-05
申请人： 华南理工大学
摘要： 本发明公开了一种基于单极型晶体管的加法器电路、芯片及设计方法，其中加法器电路包括：第一输入端，用于输入第一数值信号；第二输入端，用于输入第二数值信号；进位运算模块，以所述第一数值信号和所述第二数值信号为输入信号，所述输入信号经过所述进位运算模块的逻辑电路，直接输出最终输出的进位信号；求和运算模块，用于根据所述第一数值信号和所述第二数值信号计算求和结果；所述逻辑电路采用单极型晶体管制成。本发明直接从最终进位输出端的逻辑表达式出发，将输出结果拆分为最底层的表达式，进位结果在数据输入时就直接进行计算，极大地加快了加法器的运算效率，可广泛应用于半导体集成电路领域。
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公开(公告)号：CN110600066B
公开(公告)日：2021-03-26
申请号：CN201910800805.7
申请日：2019-08-27
申请人： 华中师范大学
IPC分类号： G11C11/413 , H03K19/003 , H03K19/21
摘要： 本发明公开了一种异步SRAM多路时钟产生电路及终端设备，本发明异步SRAM多路时钟产生电路包括：地址转换监控电路和内部时序电路，其中，地址转换监控电路接收到初始地址信号后，将初始地址信号进行延迟，获得延迟地址信号，并根据延迟地址信号和初始地址信号获得脉冲信号，将脉冲信号发送至内部时序电路；内部时序电路接收到脉冲信号后，将脉冲信号作为时钟信号，并根据时钟信号生成预充电模块使能信号、字线使能信号、灵敏放大器使能信号和读出锁存器使能信号，能够根据外部输入信号的变化产生内部脉冲时钟信号，然后再根据这个脉冲时钟信号产生控制其他模块的使能信号，以实现产生各个内部时钟的功能，提高存储控制的速度和效率。
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