-
公开(公告)号：CN104465651A
公开(公告)日：2015-03-25
申请号：CN201410712386.9
申请日：2014-11-28
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种SOI ESD两级保护网络，包括：第一级保护网络，由第一二极管及第二二极管组成；第二级保护网络，包括PMOS晶体管、外接电阻、缓冲电阻和硅控整流器，其中，所述缓冲电阻的第一端接保护网络的输入端，第二端接所述硅控整流器的P型层及N阱区，并作为保护网络的输出端，所述PMOS晶体管的栅端和体端接电源线，源端接保护网络的输入端，漏端接所述外接电阻的第一端，并与所述硅控整流器的P阱区连接，所述外接电阻的第二端接地线，所述硅控整流器的N型层接地线。本项发明的SOI硅控整流器采用动态触发的原理，可以大大提高二级保护的反应速度，并大大降低内部电路栅击穿的可能性。
-
公开(公告)号：CN104377143A
公开(公告)日：2015-02-25
申请号：CN201410509907.0
申请日：2014-09-28
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/66
Abstract: 本发明提供一种测试MOS器件阱电阻的方法，所述测试MOS器件阱电阻的方法至少包括：选取芯片中的一个MOS管，将其源极及体区接地，并在栅极加上工作电压VDD，在漏极加上扫描电流ID，同时测量漏极电压VD及体区电流Ibody；绘制VD-ID曲线，寻找曲线中的漏极电压反转点，记录该反转点所对应的漏极电流ID,turn，通过公式Rw=Vpt/Ibody，turn计算得到阱电阻Rw。本发明选取芯片中本身存在的MOS管作为测试结构来测试阱电阻，不需要额外设计用来测量阱电阻的测试结构，从而节省芯片面积，降低制造成本；本发明还可以进一步根据MOS管的沟道长度、宽度参数得到MOS管的阱方块电阻；为了提高提取精度，本发明可以选取器件尺寸（沟道长度、宽度）较大的MOS管，以减小LDD区域对测试精度的影响。
-
公开(公告)号：CN104362093A
公开(公告)日：2015-02-18
申请号：CN201410541928.0
申请日：2014-10-14
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336
CPC classification number: H01L27/1203 , H01L21/76243 , H01L21/84
Abstract: 本发明提供一种SOI器件结构及其制作方法，该结构包括SOI衬底，SOI衬底的顶层硅中形成有由浅沟槽隔离结构隔离的有源区，所述有源区中形成有MOS晶体管；所述有源区侧壁与所述浅沟槽隔离结构之间形成有一收容空间，所述MOS晶体管还包括一对侧壁栅极，该一对侧壁栅极嵌入所述收容空间中，并与MOS晶体管的栅极连接。本发明通过简单的工艺优化形成3D的SOI器件，无需增加光罩数量，与CMOS工艺兼容；SOI器件结构中除了常规栅极，还包括侧壁栅极，使得有源区侧壁变成沟道，在相同的器件面积下，可以大大增加器件的有效宽度，进而增加驱动电流，提高器件性能；并且STI与侧壁沟道被多晶硅侧壁栅极隔开，使得STI远离有源区侧壁，能够提高器件的抗总剂量辐射能力。
-
公开(公告)号：CN205566246U
公开(公告)日：2016-09-07
申请号：CN201620075508.2
申请日：2016-01-26
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03K3/02
Abstract: 本实用新型提供一种自适应的触发器加固电路，包括反相器链，包括多级级联的反相器；锁存器，连接于每级反相器输出端，用于锁存反相器输出逻辑状态；控制模块，用于控制某个时刻所有锁存器，使每个锁存器保持相对应的反相器输出逻辑状态；计算模块，用于计算逻辑发生变化的反相器个数，并以反相器的传输延时为单位，标定出SET脉冲的宽度；延时滤波模块，用于依据计算模块标定的SET脉冲的宽度，自动设置精确的滤波延时，滤除触发器模块的单粒子瞬态脉冲。本实用新型可以精确测得不同能量粒子轰击下的单粒子瞬态脉冲宽度，以保证滤波电路延时精确设定，可精确滤除单粒子脉冲，使芯片的加固DFF在获得预计的抗单粒子效果外，面积更优，速度折中代价最小。
-
-
-
Search Results
54
records
(took 0.048 seconds)
