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公开(公告)号：CN110534575A
公开(公告)日：2019-12-03
申请号：CN201910831289.4
申请日：2019-09-04
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
Abstract: 本发明提供一种VDMOS器件，属于半导体器件技术领域。在桥式电路等需要二极管续流的应用场景，本发明提供的VDMOS器件，可利用沟道区作为续流通道，不需要再为VDMOS增加外部的反并联二极管，因此可以减小系统体积。同时利用VDMOS的沟道进行续流，对漂移区没有过剩载流子注入，不存在常规VDMOS的体二极管续流的反向恢复问题，不会带来器件漏电增加和高温特性变差等问题，也不会额外增加器件面积且工艺简单。
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公开(公告)号：CN110310983A
公开(公告)日：2019-10-08
申请号：CN201910701499.1
申请日：2019-07-31
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
Abstract: 本发明提供一种超结VDMOS器件，包括第一导电类型重掺杂半导体衬底、金属化漏极电极、第一导电类型半导体柱区、第二导电类型半导体柱区，第一导电类型半导体柱区、第二导电类型半导体柱区从下至上共有3个掺杂浓度依次递增的区域，由于P/N柱掺杂浓度采用从下至上递增的变掺杂分布，并且通过载流子寿命控制缩短了JFET区载流子寿命，因此能够降低流过采用所述结构的超结VDMOS的基区的电流强度，从而有效抑制超结VDMOS内部寄生三极管的导通，减小器件发生SEB的几率，同时，P/N柱上部掺杂浓度较高，会在JFET区下方、P/N柱上部形成高的势垒，减缓栅极下方电荷的聚集速率，加上JFET区对载流子寿命的控制，因此也可以有效抑制SEGR的发生。
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公开(公告)号：CN119275093A
公开(公告)日：2025-01-07
申请号：CN202411291878.5
申请日：2024-09-14
Applicant: 电子科技大学
IPC: H01L21/266 , H01L21/324 , H10D62/10
Abstract: 本发明提供一种易于实现、电压适用范围广、降低表面电场的VLD(Variable Lateral Doping，VLD)终端，通过两次离子注入来改善VLD终端波浪形不均匀的杂质分布，使得杂质分布更接近平滑的渐变分布，从而改善终端因杂质分布不均匀导致的表面电场峰值过高的可靠性问题并提升终端的耐压表现，具有良好的实用价值。
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公开(公告)号：CN118538773A
公开(公告)日：2024-08-23
申请号：CN202410691168.5
申请日：2024-05-30
Applicant: 电子科技大学
IPC: H01L29/78 , H01L29/49 , H01L21/336
Abstract: 本发明提供一种低密勒电容的MOSFET器件及制备方法，包括重掺杂第一导电类型半导体衬底、轻掺杂第一导电类型半导体外延层、重掺杂第一导电类型半导体垂直沉片、栅极介质层、N型多晶硅、第一导电类型半导体体区、第二导电类型半导体轻掺杂漏区、重掺杂第二导电类型半导体漏极接触区、重掺杂第二导电类型源区、P型多晶硅、源极金属场板下方绝缘介质层、源极金属场板、源极金属场板与漏极金属隔离介质层、漏极金属、源极金属；本发明提供的一种低密勒电容的MOSFET器件，其栅极包含两种不同掺杂的多晶硅，所形成的多晶硅PN结引入了多晶硅PN结耗尽区电容，与器件原有的密勒电容串联，整体密勒电容减小。
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公开(公告)号：CN111755504B
公开(公告)日：2024-02-23
申请号：CN202010669592.1
申请日：2020-07-13
Applicant: 电子科技大学
IPC: H01L29/06 , H01L21/266 , G06F30/20
Abstract: 本发明提供一种横向变掺杂终端结构及设计方法和制备方法，终端结构包括所述重掺杂第一导电类型半导体衬底1、所述第一导电类型半导体漂移区2和所述第二导电类型半导体终端区3。而它的制备方法也较为简单，先在所述第一导电类型半导体漂移区2上生长牺牲氧化层，然后关键步骤是根据最优的注入窗口宽度分布函数a(xn)制作掩膜版，下一步进行光刻以及刻蚀，最后对光刻出来的离子注入窗口进行注入以及高温退火，形成所述第二导电类型半导体终端区3。本发明提出了优化模型对横向变掺杂的终端窗口进行设计，使终端区得到与有源区距离成反比的杂质浓度分布，从而优化了终端区表面电场，提高了终端的耐压。
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Patent Agency Ranking
公开(公告)号：CN116469924A
公开(公告)日：2023-07-21
申请号：CN202310459151.2
申请日：2023-04-25
Applicant: 电子科技大学
IPC: H01L29/423 , H01L29/78 , H01L21/336
Abstract: 本发明涉及功率半导体技术，具体涉及一种漂移区电场优化的屏蔽栅MOSFET，包括漏极金属，重掺杂第一导电类型半导体衬底，第一导电类型半导体漂移区，第二导电类型半导体阱区，重掺杂第二导电类型半导体欧姆接触区，重掺杂第一导电类型半导体源区，屏蔽栅多晶硅电极，栅多晶硅电极，屏蔽栅介质层，隔离介质层，栅极介质层，栅源间介质层，源极金属。本发明提出一种漂移区电场优化的屏蔽栅MOSFET，在屏蔽栅中引入不同掺杂类型或不同掺杂浓度的多晶硅区域，当器件处于反向耐压状态时，其屏蔽栅多晶硅电极的电势分布从远离控制栅极到靠近控制栅的方向依次减小，从而优化了器件漂移区的纵向电场分布。
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公开(公告)号：CN114914295B
公开(公告)日：2023-05-02
申请号：CN202210757304.7
申请日：2022-06-30
Applicant: 电子科技大学
Abstract: 本发明提供一种具有优良正反向导通特性的UMOS器件结构，属于功率半导体器件技术领域。本发明提出的一种具有优良正反向导通特性的UMOS器件，通过将槽栅底部氧化层去除，使槽底屏蔽层、漂移区、衬底形成二极管结构。同时栅极多晶硅为上下两种不同掺杂类型结构，不仅可以提高正向导通情况下的开关速度，同时在反向导通状况下也可作为二极管导通电流。因此在反向导通情况下，器件不仅具有很强的电流驱动能力，同时由于多晶硅二极管的存在，大大降低了器件的反向导通电压。因此，本发明结构在保证UMOS原有的基本电学性能的基础上，有效提高了器件正向导通下的开关速度，还优化了器件的三象限特性，适合用于碳化硅器件。
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公开(公告)号：CN115422862A
公开(公告)日：2022-12-02
申请号：CN202211030386.1
申请日：2022-08-26
Applicant: 电子科技大学
Abstract: 本发明涉及一种超结MOSFET器件漂移区抛物线可变电阻模型及建模方法，包括：构建超结MOSFET电路模型，模型由MOSFET、漂移区抛物线可变电阻、体二极管和第一电阻Ⅰ、第一电阻Ⅱ构成；针对超结MOSFET物理结构参数对超结MOSFET器件的漂移区进行电阻建模，采用抛物线近似得到漂移区抛物线可变电阻模型；引入泰勒多项式来描述器件自加热第一电阻模型。通过超结MOSFET器件的物理结构参数获取漂移区抛物线可变电阻模型参数，通过器件的实测数据来获取常规MOSFET模型参数，体二极管模型参数以及自加热第一电阻模型参数。本发明能够很好的模拟超结MOSFET器件在各工作区域的特性，仿真精确度高。
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公开(公告)号：CN115332349A
公开(公告)日：2022-11-11
申请号：CN202211030511.9
申请日：2022-08-26
Applicant: 电子科技大学
IPC: H01L29/78 , H01L29/423
Abstract: 本发明属于功率半导体技术领域，涉及一种槽栅MOSFET结构，包括金属化漏极、位于金属化漏极之上的重掺杂第一导电类型半导体衬底、位于第一导电类型半导体衬底之上的轻掺杂第一导电类型半导体轻掺杂外延层；位于所述轻掺杂第一导电类型半导体轻掺杂外延层之上的第二导电类型半导体体区；本发明通过将沟道分为两个不同掺杂浓度部分的方法，既增加了沟道的长度，使迁移率对漏极电流温度系数的影响增大，从而更早的使器件进入电流负温度特性区间，降低器件漏极电流的零温度点，使器件更早的进入电流负温度特性区域，提高低压DMOS在小电流下的稳定性，又尽可能的减小沟道的电阻。
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公开(公告)号：CN115332335A
公开(公告)日：2022-11-11
申请号：CN202211033012.5
申请日：2022-08-26
Applicant: 电子科技大学
IPC: H01L29/778
Abstract: 本发明属于功率半导体技术领域，具体为一种纵向结构的GaN HEMT功率器件，包括AlN成核层、重掺杂AlGaN或GaN缓冲层、轻掺杂GaN沟道层、AlGaN势垒层、肖特基接触栅极、Mg掺杂的P‑GaN盖帽层、金属化漏极、GaN电流沉降层、SiO2隔离层、源级场板、P型掺杂Si衬底、金属化源极；本发明通过AlGaN势垒层和GaN沟道层产生的高浓度的二维电子气，通过GaN电流沉降层将电流转为纵向，同时金属源级场板能够有效的优化表面电场、降低电流塌陷的问题提升可靠性。改变了传统横向的GaN受制于电流塌陷等问题。其兼具低导通电阻、高可靠性、高电流密度以及大电流能力等优点。
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