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公开(公告)号：CN110416285B
公开(公告)日：2024-06-07
申请号：CN201910702933.8
申请日：2019-07-31
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
Abstract: 本发明提供一种超结功率DMOS器件，包括金属化漏电极、第一导电类型重掺杂半导体衬底、第一导电类型半导体柱区、第二导电类型半导体柱区、第二导电类型半导体体区、第一导电类型重掺杂半导体源区、第二导电类型重掺杂半导体接触区、多晶硅栅电极、栅介质层、金属化源电极，本发明通过在常规超结功率DMOS器件的基础上，将第一导电类型重掺杂半导体衬底由均匀掺杂改变为非均匀掺杂，避免了高掺杂衬底与低掺杂漂移区层的电场尖峰，缓解了SEB效应，从而提高其器件的可靠性。
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公开(公告)号：CN110310983B
公开(公告)日：2024-02-23
申请号：CN201910701499.1
申请日：2019-07-31
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
Abstract: 生。本发明提供一种超结VDMOS器件，包括第一导电类型重掺杂半导体衬底、金属化漏极电极、第一导电类型半导体柱区、第二导电类型半导体柱区，第一导电类型半导体柱区、第二导电类型半导体柱区从下至上共有3个掺杂浓度依次递增的区域，由于P/N柱掺杂浓度采用从下至上递增的变掺杂分布，并且通过载流子寿命控制缩短了JFET区载流子寿命，因此能够降低流过采用所述结构的超结VDMOS的基区的电流强度，从而有效抑制超结VDMOS内部寄生三极管的导通，减小器件发生SEB的几率，同时，P/N柱上部掺杂浓度较高，会在JFET区下方、P/N柱上部形成高的势垒，
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公开(公告)号：CN116247102A
公开(公告)日：2023-06-09
申请号：CN202310317766.1
申请日：2023-03-28
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明涉及功率半导体技术，具体涉及一种改善输出电容的功率MOSFET器件，包括漏极金属、重掺杂第一导电类型半导体衬底、轻掺杂第二导电类型半导体外延层、轻掺杂第一导电类型半导体埋层、重掺杂第一导电类型半导体垂直沉片、栅极介质层、栅多晶硅电极、第二导电类型半导体体区、第一导电类型半导体漂移区、重掺杂第一导电类型半导体源区、重掺杂第二导电类型半导体欧姆接触区、绝缘介质层、源极金属；本发明所提供的一种改善输出电容的功率MOSFET器件结构通过在半导体体区下方引入埋层结构辅助耗尽外延层使得漏源之间PN结的耗尽区进一步展宽，进而减小漏源之间的结电容，从而改善器件输出电容。
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公开(公告)号：CN110518060B
公开(公告)日：2021-03-16
申请号：CN201910845034.3
申请日：2019-09-07
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
Abstract: 本发明提供一种横向变掺杂结终端结构，包括场板、厚氧化层、第一导电类型半导体横向变掺杂区、第一导电类型半导体主结、第二导电类型半导体漂移区、第二导电类型半导体衬底、金属化漏极，第一导电类型半导体横向变掺杂区由若干个横向变掺杂子区所构成，当该终端结构承受反向耐压时，随着反向电压的增加，横向变掺杂区子区依次被完成耗尽，与常规VLD结构相比，本发明在低反偏电压下，只有少数横向变掺杂区参与耐压，减少了PN结面积，反向电流降低；正向导通时，本发明仅有与主结连在一起的第一段横向变掺杂区参与载流子注入，减小了终端区的非平衡载流子注入。
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公开(公告)号：CN110534575B
公开(公告)日：2020-09-29
申请号：CN201910831289.4
申请日：2019-09-04
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
Abstract: 本发明提供一种VDMOS器件，属于半导体器件技术领域。在桥式电路等需要二极管续流的应用场景，本发明提供的VDMOS器件，可利用沟道区作为续流通道，不需要再为VDMOS增加外部的反并联二极管，因此可以减小系统体积。同时利用VDMOS的沟道进行续流，对漂移区没有过剩载流子注入，不存在常规VDMOS的体二极管续流的反向恢复问题，不会带来器件漏电增加和高温特性变差等问题，也不会额外增加器件面积且工艺简单。
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Patent Agency Ranking
公开(公告)号：CN110890427B
公开(公告)日：2021-07-27
申请号：CN201910848429.9
申请日：2019-09-09
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/78 , H03K19/00 , H03K19/003 , H03K19/094
Abstract: 本发明提供一种可调电容的屏蔽栅MOSFET器件，包括第一导电类型重掺杂半导体衬底、金属化漏极电极、第一导电类型轻掺杂半导体外延层、第二导电类型半导体基区、第一导电类型重掺杂半导体源区、第二导电类型重掺杂半导体体区、金属化源极电极、沟槽、栅氧化层、多晶硅栅电极、介质隔离层、绝缘介质隔离层、多晶硅屏蔽栅、介质层，多晶硅屏蔽栅和屏蔽栅电压控制模块相连，屏蔽栅电压控制模块根据不同的应用环境需求，产生输出电压，使得多晶硅屏蔽栅的电位发生变化，从而调整器件的栅漏电容和栅源电容及两者之间的比例，进而控制器件的开关损耗和dv/dt能力。
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公开(公告)号：CN110890427A
公开(公告)日：2020-03-17
申请号：CN201910848429.9
申请日：2019-09-09
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/78 , H03K19/00 , H03K19/003 , H03K19/094
Abstract: 本发明提供一种可调电容的屏蔽栅MOSFET器件，包括第一导电类型重掺杂半导体衬底、金属化漏极电极、第一导电类型轻掺杂半导体外延层、第二导电类型半导体基区、第一导电类型重掺杂半导体源区、第二导电类型重掺杂半导体体区、金属化源极电极、沟槽、栅氧化层、多晶硅栅电极、介质隔离层、绝缘介质隔离层、多晶硅屏蔽栅、介质层，多晶硅屏蔽栅和屏蔽栅电压控制模块相连，屏蔽栅电压控制模块根据不同的应用环境需求，产生输出电压，使得多晶硅屏蔽栅的电位发生变化，从而调整器件的栅漏电容和栅源电容及两者之间的比例，进而控制器件的开关损耗和dv/dt能力。
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公开(公告)号：CN110534575A
公开(公告)日：2019-12-03
申请号：CN201910831289.4
申请日：2019-09-04
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
Abstract: 本发明提供一种VDMOS器件，属于半导体器件技术领域。在桥式电路等需要二极管续流的应用场景，本发明提供的VDMOS器件，可利用沟道区作为续流通道，不需要再为VDMOS增加外部的反并联二极管，因此可以减小系统体积。同时利用VDMOS的沟道进行续流，对漂移区没有过剩载流子注入，不存在常规VDMOS的体二极管续流的反向恢复问题，不会带来器件漏电增加和高温特性变差等问题，也不会额外增加器件面积且工艺简单。
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公开(公告)号：CN110310983A
公开(公告)日：2019-10-08
申请号：CN201910701499.1
申请日：2019-07-31
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
Abstract: 本发明提供一种超结VDMOS器件，包括第一导电类型重掺杂半导体衬底、金属化漏极电极、第一导电类型半导体柱区、第二导电类型半导体柱区，第一导电类型半导体柱区、第二导电类型半导体柱区从下至上共有3个掺杂浓度依次递增的区域，由于P/N柱掺杂浓度采用从下至上递增的变掺杂分布，并且通过载流子寿命控制缩短了JFET区载流子寿命，因此能够降低流过采用所述结构的超结VDMOS的基区的电流强度，从而有效抑制超结VDMOS内部寄生三极管的导通，减小器件发生SEB的几率，同时，P/N柱上部掺杂浓度较高，会在JFET区下方、P/N柱上部形成高的势垒，减缓栅极下方电荷的聚集速率，加上JFET区对载流子寿命的控制，因此也可以有效抑制SEGR的发生。
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公开(公告)号：CN116435364A
公开(公告)日：2023-07-14
申请号：CN202310308490.0
申请日：2023-03-27
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/78 , H01L23/552
Abstract: 本发明提供一种抗单粒子辐射加固的屏蔽栅VDMOS，包括：漏极金属，重掺杂第一导电类型半导体衬底，第一导电类型半导体漂移区，第二导电类型半导体阱区，第二导电类型多晶硅区，重掺杂第二导电类型半导体欧姆接触区，重掺杂第一导电类型半导体源区，屏蔽栅多晶硅电极，栅多晶硅电极，屏蔽栅介质层，隔离介质层，栅极介质层，栅源间介质层，源极金属。本发明提出了一种带第二导电类型多晶硅区的屏蔽栅VDMOS结构，该器件在经受单粒子辐照效应后，第二导电类型多晶硅体区可以加速辐照产生的空穴载流子抽取，提高器件的抗单粒子烧毁和抗单粒子栅穿能力。
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