公开(公告)号：CN116266610A

公开(公告)日：2023-06-20

申请号：CN202210801790.8

申请日：2022-07-07

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 马场祥太郎 ,  雁木比吕 ,  加藤浩朗 ,  下村纱矢 ,  佐藤慎吾

IPC: H01L29/78 ,  H01L29/739 ,  H01L21/336 ,  H01L21/331

Abstract: 提供能够减少损耗的半导体装置及其制造方法。根据实施方式，半导体装置包含第1～第3电极、半导体部件、第1导电部件、连接部件、第1部件及绝缘部件。连接部件与第1导电部件电连接。第1部件设置于第3电极的第1电极部分与连接部件之间。第2导电区域在第1方向上的位置处于第3部分区域在第1方向上的位置与第1部件在第1方向上的位置之间。第1部件包含与第2导电区域所包含的元素不同的元素。

公开(公告)号：CN114203815A

公开(公告)日：2022-03-18

申请号：CN202110176290.5

申请日：2021-02-07

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 加藤浩朗 ,  河井康宏 ,  稻田充郎 ,  西口俊史

IPC: H01L29/78 ,  H01L29/10 ,  H01L29/06 ,  H01L21/336

Abstract: 实施方式提供能够减少导通电阻的半导体装置及其制造方法。实施方式的半导体装置具备第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、绝缘部、导电部、栅极电极、以及第二电极。绝缘部在与从第一电极朝向第一半导体区域的第一方向垂直的第二方向上与第一半导体区域的一部分、第二半导体区域以及第三半导体区域并排。绝缘部包含沿第一方向交替地设置的多个第一绝缘部分以及多个第二绝缘部分。各个第一绝缘部分的第二方向上的外径比各个第二绝缘部分的第二方向上的外径长。导电部设于绝缘部中，在第二方向上与第一半导体区域并排。栅极电极设于绝缘部中，在第二方向上与第二半导体区域并排。

公开(公告)号：CN113053994A

公开(公告)日：2021-06-29

申请号：CN202010798546.1

申请日：2020-08-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 岸本裕幸 ,  加藤浩朗 ,  西口俊史 ,  下村纱矢 ,  富田幸太

IPC: H01L29/06 ,  H01L29/40 ,  H01L29/78 ,  H01L21/336

Abstract: 实施方式涉及半导体装置及其制造方法。半导体装置具备：半导体部、设置于半导体部的背面上的第一电极、设置于半导体部的表面上的第二电极、以及控制电极，在半导体部与第二电极之间配置于设置于半导体部的沟槽的内部，通过第一绝缘膜与半导体部电绝缘，通过第二绝缘膜与第二电极电绝缘。控制电极包括设置于从第一绝缘膜以及第二绝缘膜分离的位置的第三绝缘膜。半导体部包括第一导电型的第一半导体层、第二导电型的第二半导体层、以及第一导电型的第三半导体层。第一层在第一电极与第二电极之间延伸。第二层设置于第一层与第二电极之间。第三层选择性地设置于第二层与第二电极之间。

公开(公告)号：CN112447847A

公开(公告)日：2021-03-05

申请号：CN202010107193.6

申请日：2020-02-21

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 加藤浩朗 ,  稻田充郎 ,  白石达也 ,  西胁达也 ,  小林研也

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/40 ,  H01L29/423

Abstract: 实施方式提供能够获得高耐压、低导通电阻的半导体装置及其制造方法。实施方式的半导体装置具备：半导体部；电极，设置于上述半导体部上；及位于上述半导体部与上述电极之间的控制电极以及多个场电极。上述控制电极配置于第1沟槽的内部，从上述半导体部电绝缘。上述场电极配置于第2沟槽的内部，通过第3绝缘膜从上述半导体部电绝缘。上述第3绝缘膜包含第1绝缘部和比上述第1绝缘部薄的第2绝缘部。在上述多个场电极中的1个场电极与上述半导体部之间存在的第3绝缘膜中，上述第1绝缘部位于上述1个场电极和与上述1个场电极最接近的别的场电极之间。上述第2绝缘部与上述第1绝缘部相邻，位于上述1个场电极与其他场电极之间。

公开(公告)号：CN111697064A

公开(公告)日：2020-09-22

申请号：CN201910633454.5

申请日：2019-07-08

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 西胁达也 ,  一关健太郎 ,  加藤浩朗 ,  西口俊史

IPC: H01L29/40 ,  H01L29/423 ,  H01L29/78 ,  H01L21/336

Abstract: 实施方式使半导体装置的特性提高。实施方式的半导体装置具备：第1导电型的第1半导体层；第1导电型的第2半导体层，设置在第1半导体层之上；第2导电型的第3半导体层，设置在第2半导体层之上；第1导电型的第4半导体层，设置在第3半导体层之上；场板电极，在设置于第2半导体层、第3半导体层及第4半导体层中的沟槽内隔着第1绝缘膜设置；第1电极，隔着第3绝缘膜与第3半导体层对置而设置在沟槽内；第2绝缘膜，在沟槽内以被第1电极夹着的方式设置，被第1电极的下端夹着的第1部分的宽度大于被第1电极的中央夹着的第2部分的宽度。

公开(公告)号：CN111613675A

公开(公告)日：2020-09-01

申请号：CN201910739050.4

申请日：2019-08-12

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 大野哲也 ,  加藤浩朗 ,  小林研也 ,  西口俊史 ,  下村纱矢

IPC: H01L29/78 ,  H01L29/40 ,  H01L29/06

Abstract: 实施方式的半导体装置具有第1电极、第1导电型的第1半导体区域、第2导电型的多个第2半导体区域、第1导电型的多个第3半导体区域、第1导电部、栅极电极及第2电极。多个第2半导体区域设置于第1半导体区域的上方。多个第3半导体区域分别选择性地设置于多个第2半导体区域的上方。第1电极隔着第1绝缘部而设置于第1半导体区域中。栅极电极设置于第1导电部及第1绝缘部的上方，并与第1导电部分离。栅极电极具有第1电极部分及第2电极部分。第2电极部分在第1方向上位于第1电极部分与多个第3半导体区域中的另一个第3半导体区域之间。在第1电极部分与第2电极部分之间设置有包含空隙的第2绝缘部。

公开(公告)号：CN111584631A

公开(公告)日：2020-08-25

申请号：CN201910676386.0

申请日：2019-07-25

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 井野匡贵 ,  加藤浩朗

IPC: H01L29/78 ,  H01L29/423 ,  H01L21/336

Abstract: 根据一个实施方式，半导体装置具有第1电极、第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、栅极电极、第1导电层及第2电极。第1半导体区域设置于第1电极的上方。第2半导体区域设置于第1半导体区域的上方。第3半导体区域设置于第2半导体区域的上方。栅极电极与第1半导体区域的一部分、第2半导体区域及第3半导体区域，隔着栅极绝缘层而对置。第1导电层隔着第1绝缘层而设置于第1半导体区域中。在第1导电层与第2半导体区域之间及第1导电层与栅极电极之间，设置第1半导体区域的一部分。第2电极与第2半导体区域、第3半导体区域及第1导电层电连接。

公开(公告)号：CN109524466A

公开(公告)日：2019-03-26

申请号：CN201810160548.0

申请日：2018-02-27

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 加藤浩朗 ,  小林研也

IPC: H01L29/78 ,  H01L29/06

Abstract: 实施方式的半导体装置具备漏极层、漂移层、基极区域、源极区域、沟槽、基极接触件区域、栅极区域及场板电极。漏极层在第1方向及第2方向上扩展。漂移层形成于上述漏极层的表面。基极区域形成于上述漂移层的表面。源极区域形成于上述基极区域的表面。沟槽形成为阵列状，从上述源极区域的表面贯通上述基极区域并到达上述漂移层。基极接触件区域沿着上述第2方向而形成，与上述沟槽不邻接地从上述源极区域的表面连接到上述基极区域。栅极区域在上述沟槽的内壁隔着绝缘膜而形成。场板电极在上述栅极区域的内侧隔着绝缘膜而形成，并形成为比上述栅极区域长。

公开(公告)号：CN106449750A

公开(公告)日：2017-02-22

申请号：CN201610025310.8

申请日：2016-01-15

Applicant: 株式会社东芝

Inventor： 加藤浩朗 ,  新井雅俊 ,  吉冈千香子

IPC: H01L29/78 ,  H01L29/08 ,  H01L29/10 ,  H01L29/40 ,  H01L21/336

Abstract: 一种半导体装置，具有第1导电型的第1半导体区域、第2导电型的多个第2半导体区域、第1导电型的第3半导体区域、绝缘部、第1电极、栅极电极以及第2电极。第2半导体区域具有第1部分。第3半导体区域与第1部分在第2方向上排列。绝缘部的一侧与第1部分相接。绝缘部的另一侧与第3半导体区域相接。第1电极以及栅极电极被绝缘部包围。第1电极的至少一部分被第1半导体区域包围。栅极电极与第1电极隔开间隔设置。栅极电极在第2方向上与第2半导体区域相面对。第2电极设置在第3半导体区域之上。第2电极与第1电极以及第3半导体区域电连接。

公开(公告)号：CN106486528B

公开(公告)日：2019-11-01

申请号：CN201610068979.5

申请日：2016-02-01

Applicant: 株式会社东芝

Inventor： 加藤浩朗 ,  西胁达也 ,  新井雅俊 ,  胜田浩明 ,  吉冈千香子 ,  鉾本吉孝

IPC: H01L29/40 ,  H01L29/423

Abstract: 根据一个实施方式，半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、导电层、栅极电极、以及第1电极。导电层具有第1部分、第2部分以及第3部分。第1部分设在第1区域之上。第1部分隔着第1绝缘部被第1半导体区域包围。第2部分在第2方向上延伸。第2部分设在第1半导体区域之上。第2部分位于第2区域之上。第3部分连接在第1部分与第2部分之间。第3部分在第3方向上延伸。第1电极与第3半导体区域以及导电层电连接。在第1电极与第3部分之间，连接有第2部分。