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公开(公告)号：CN119230612A
公开(公告)日：2024-12-31
申请号：CN202411733732.1
申请日：2024-11-29
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: H01L29/78 , H01L29/06 , H01L29/08 , H01L29/423 , H01L27/07 , H01L29/872 , H01L29/417
Abstract: 本发明公开了一种提升耐短路能力的内嵌SBD的SiC功率器件，包括金属漏极、N型掺杂半导体衬底、N型掺杂半导体外延层、N型掺杂半导体JFET区、栅极深沟槽、金属栅极、源极浅沟槽、SBD金属、P型掺杂半导体屏蔽层和金属源极。金属栅极嵌设在栅极深沟槽顶部。本发明中的SBD金属、源极浅沟槽和P型掺杂半导体屏蔽层，能减少器件短路时的电流密度，降低器件在短路时的温度，避免器件发生热击穿、以提高器件的耐短路能力。另外，本发明中填充有高K电介质的栅极深沟槽，能调制漂移区的电势分布，以保证低导通电阻和高反向击穿电压，从而兼顾器件的导通电阻和耐短路能力的改善，有效调和二者的矛盾关系。
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公开(公告)号：CN118943199A
公开(公告)日：2024-11-12
申请号：CN202411433922.1
申请日：2024-10-15
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: H01L29/78 , H01L29/423 , H01L21/336 , H01L21/28
Abstract: 本发明公开了分裂高K金属栅超结碳化硅沟槽MOSFET及制备方法，包括半导体漏区、半导体N型漂移区、半导体P型漂移区、P型阱区、半导体N型源区、半导体P型源区和分裂高K金属栅结构；分裂高K金属栅结构包括深槽高K介质区、分裂栅金属和栅极金属；分裂栅金属和栅极金属位于深槽高K介质内部；与分裂高K金属栅结构相接触的半导体N型漂移区界面上，从上至下依次布设有半导体源区、P型阱区和半导体漂移区。本发明在动态时，分裂高K金属栅结构能减小漏栅电容，改善器件的动态性能；深槽高K介质区调制漂移区电场提高击穿电压，提高漂移区浓度降低比导通电阻；深槽高K介质区内部的峰值电场得到降低，提高栅介质稳定性。
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公开(公告)号：CN118839646A
公开(公告)日：2024-10-25
申请号：CN202410869328.0
申请日：2024-07-01
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: G06F30/337
Abstract: 本发明公开了一种基于物理约束的半导体器件工艺结构参数自动改进方法，包括S1：设定预期器件电学性能参数；S2：规划工艺结构参数范围；S3：选择器件电学性能表征方法；S4：定义物理约束条件；S5：设计基于物理知识的目标函数；S6：根据自动设计流程编写程序脚本并运行；S7：获取设计结束后的满足物理约束且改进设计指标的工艺结构参数。本发明基于物理约束，对半导体器件的工艺结构参数进行自动改进，可在数分钟至数小时内给出满足物理约束且改进电学性能的半导体器件工艺结构参数。
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公开(公告)号：CN118839622A
公开(公告)日：2024-10-25
申请号：CN202411324053.9
申请日：2024-09-23
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: G06F30/27 , G06N3/0464 , G06N3/084
Abstract: 本发明公开了一种半导体器件高精度二维电势仿真的加速方法，包括S1：获取数据集；S2：建立基于引入自注意力机制的深度卷积神经网络或者深度反向投影网络的二维电势预测模型；S3：预测二维电势的近似值；S4：高精度二维电势仿真。本发明利用一种快速且高精度的二维电势仿真方法，实现了半导体器件从结构参数到二维电势分布的高效仿真过程，与基于传统TCAD软件仿真相比，具有仿真速度快，收敛性好，节约计算资源等优点。同时该发明中构建的二维电势预测模型能实现从结构参数到二维电势分布的预测，能提高设计人员的设计效率，节省设计时间。
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公开(公告)号：CN118364728B
公开(公告)日：2024-09-17
申请号：CN202410788979.7
申请日：2024-06-19
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: G06F30/27 , G06F18/214 , G06F18/21 , G06F18/24 , G06N20/00 , G06F119/08 , G06F119/14
Abstract: 本发明公开了一种基于机器学习和跨尺度迭代耦合的器件电热应力提取方法，包括1、确定参数范围；2、提供参数数值给器件级电学计算工具与封装‑系统级热学计算工具；3、器件级电学计算；4、器件电热应力输出与判断；5、功率损耗计算；6、封装‑系统级热学计算；7、器件‑封装‑系统级电热耦合计算；8、机器学习模型选取与训练；9、器件电热应力预测。本发明提供的跨尺度迭代耦合技术模拟半导体器件实际工作状态下的动态电热耦合效应，显著提高器件电热应力计算精确度。同时通过机器学习辅助计算，实现从半导体器件‑封装‑系统级结构参数、电激励参数、工作时间及环境温度到器件电热应力的预测过程，具有准确性高、计算速度快等优点。
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Patent Agency Ranking
公开(公告)号：CN118198115B
公开(公告)日：2024-09-10
申请号：CN202410622788.3
申请日：2024-05-20
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: H01L29/739 , H01L29/06
Abstract: 本发明属于功率半导体技术领域，公开了一种高压低功耗SOI LIGBT，其在漂移区内引入自阴极至阳极逐渐减小的介质槽，靠近主栅极结构的介质槽内有多晶硅槽为辅助槽栅，该槽栅与主栅短接。在阻断时，变宽度介质槽使得漂移区内杂质分布呈由阴极至阳极增加，获得均匀表面电场，大大提高器件耐压；在正向导通时，介质槽在漂移区近阴极端形成窄台面，实现注入增强和低导通压降；在关断过程中，相同耐压级别下，漂移区内过剩载流子小，实现快关断和低关断损耗。本发明可实现高耐压，在不增加导通压降的情况下，具有更低的关断损耗。
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公开(公告)号：CN118317673A
公开(公告)日：2024-07-09
申请号：CN202410482596.7
申请日：2024-04-22
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
Abstract: 本发明属于有机场效应晶体管器件制造领域，提供了一种有机场效应晶体管的有机半导体层掺杂方法及制备的有机场效应晶体管，通过在半导体层中间加入合适的掺杂层进行排除聚合物晶体中的掺杂阴离子，在不破坏薄膜表面形貌的情况下降低了半导体内陷阱态密度，因而提高薄膜载流子浓度，从而达到将接触电阻大大降低的目的，并降低功率器件的阈值电压、提高器件的载流子迁移率。在实际制造过程中，本发明改进了传统体掺杂导致半导体层溶液配制极大浪费以及配制小批量溶液无法准确控制掺杂比例的不足，通过改变工艺实现了原来工艺不能达到的掺杂比例，简化了制造器件的工艺、控制了器件制作成本。
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公开(公告)号：CN118251019A
公开(公告)日：2024-06-25
申请号：CN202410400227.9
申请日：2024-04-03
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
Abstract: 本发明属于功率半导体分立器件设计与制造领域，公开了一种具有漏场板结构的有机半导体功率器件，包括器件本体和漏场板。所述器件设置有衬底、有机半导体层、栅极介质层和栅极电极、源电极和漏电极；位于栅极电极和漏电极之间的有机半导体层形成横向漂移区，漏场板采用金属材质，所述通孔是先使用光刻工艺对所需刻蚀的部分进行图案化，再使用刻蚀工艺成孔，最后借助未剥离的光刻胶使用蒸镀工艺填充金属材料形成，所述通孔连接漏电极与漏场板。器件工作在关态时，漏场板的设计能够增加电场峰值点的数量从而均匀电场，提高器件的耐压性能；器件工作在开态时，漏场板的设计可以提高漂移区内的载流子浓度，从而提高器件的饱和电流和开关比。
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公开(公告)号：CN118012220B
公开(公告)日：2024-06-18
申请号：CN202410411938.6
申请日：2024-04-08
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: G05F3/26
Abstract: 本发明涉及一种基于威尔逊电流镜的SiC MOSFET有源栅极驱动电路，基于电流提供电路（1）提供驱动电流，由第一镜像电流源控制开关电路（4）、第二镜像电流源控制开关电路（5）分别检测待测试SiC MOSFET U1的源极的电压，并控制相应第一旁路电流产生电路（2）、第二旁路电流产生电路（3）分别工作，进而对待测试SiC MOSFET U1实现驱动；设计方案在开通和关断过程中设计切入栅极驱动电路的旁路威尔逊电流镜，用于加快开关过程中的栅源电压（#imgabs0#）变化速度，从而在不影响漏源电压（#imgabs1#）、漏极电流（#imgabs2#）过冲的情况下加快开关速度，从而达到减小开关损耗的目的。
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公开(公告)号：CN118198115A
公开(公告)日：2024-06-14
申请号：CN202410622788.3
申请日：2024-05-20
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: H01L29/739 , H01L29/06
Abstract: 本发明属于功率半导体技术领域，公开了一种高压低功耗SOI LIGBT，其在漂移区内引入自阴极至阳极逐渐减小的介质槽，靠近主栅极结构的介质槽内有多晶硅槽为辅助槽栅，该槽栅与主栅短接。在阻断时，变宽度介质槽使得漂移区内杂质分布呈由阴极至阳极增加，获得均匀表面电场，大大提高器件耐压；在正向导通时，介质槽在漂移区近阴极端形成窄台面，实现注入增强和低导通压降；在关断过程中，相同耐压级别下，漂移区内过剩载流子小，实现快关断和低关断损耗。本发明可实现高耐压，在不增加导通压降的情况下，具有更低的关断损耗。
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