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公开(公告)号：CN109656870A
公开(公告)日：2019-04-19
申请号：CN201811378251.8
申请日：2018-11-19
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 一种SRAM型FPGA在轨动态重构管理的系统及方法，支持最多四通道、六种型号SRAM型FPGA，具备上电配置、动态配置、定时刷新、回读刷新、定时回读、动态重构、轮询校验的能力，多项工作任务在动态重构管理芯片的统一调度下进行切换，通过硬控制信号或串口控制指令进行工作模式调整，并且通过串口控制指令能够获取内部工作状态信息。
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公开(公告)号：CN105958995B
公开(公告)日：2019-04-02
申请号：CN201610267195.5
申请日：2016-04-27
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K19/177
Abstract: 一种快速启动FPGA的电路和方法，包括配置电路、优先配置可编程逻辑模块、非优先配置可编程逻辑模块，优先配置可编程逻辑模块额外还包括边界隔离电路。该FPGA电路架构的核心是改进FPGA内各类型的可编程逻辑单元的位置分布，将需要快速启动的逻辑资源集中放置，并使用边界隔离电路进行环绕，构成相对独立的优先配置可编程逻辑模块区，以实现特定可编程逻辑模块的快速配置、快速启动，快速进入工作状态；其它的可编程逻辑单元则构成非优先配置可编程逻辑模块区，在FPGA快速启动后再进行配置，使FPGA实现完整的逻辑功能。本发明极大减小整个电子系统上电后到进入可操作状态所需要的时间，在可广泛应用于宇航、航空、汽车等领域的电子系统中。
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公开(公告)号：CN107092539A
公开(公告)日：2017-08-25
申请号：CN201710103760.9
申请日：2017-02-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F11/22 , G06F11/263
Abstract: 一种基于配置码流的FPGA故障注入复合模型，包括空间遍历模型、环境重建模型、定点精确模型、资源导向模型和多位翻转模型，各模型针对不同的研究目的和不同的电路设计，在FPGA的配置码流层面上获取相应目标配置位的地址信息，并据此对FPGA电路执行单粒子翻转故障注入。本发明的复合模型可以从整体、从局部、从不同研究目的、从不同电路类型多个角度评估FPGA电路对单粒子翻转效应的敏感度，克服了现有故障注入模型应用范围和应用情境的单一性，同时有针对性的对部分配置位而不总是对全部配置位进行单粒子翻转故障注入，大大提高了执行效率。
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公开(公告)号：CN106802645A
公开(公告)日：2017-06-06
申请号：CN201611193066.2
申请日：2016-12-21
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G05B23/02
CPC classification number: G05B23/0213
Abstract: 本发明公开了一种FPGA单粒子翻转故障模拟系统和方法，其中，所述系统包括：包括TCL脚本控制模块上位机，以及，包括待测电路、对比电路和监控电路的下位机；TCL脚本控制模块，用于进行单粒子翻转故障模拟和监控结果数据的获取；待测电路，用于在模拟的单粒子翻转故障环境下运行；对比电路，用于在正常环境下运行；监控电路，用于对待测电路和对比电路的电路运行状态进行监控。在本发明中，位于上位机的TCL脚本控制模块直接控制单粒子翻转故障模拟的流程，无需下位机硬件控制电路的辅助；下位机电路的设计不依赖于目标FPGA器件的特性，与器件架构无关，移植到其他FPGA器件时无需更改用户设计。
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公开(公告)号：CN103840822B
公开(公告)日：2017-01-04
申请号：CN201410051615.7
申请日：2014-02-14
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K19/177
Abstract: 本发明涉及基于SELECTMAP的宇航FPGA通用刷新电路的实现方法，其中通用刷新电路设计有6个输入管脚、6个输出管脚，8个双向管脚，分别与PROM与FPGA的管脚连接，通过SELECTMAP对SRAM型FPGA进行回读操作，确定FPGA型号并校验回读数据，若发生错误则从正确的数据源读取码流，从码流中截取有效部分，并通过SELECTMAP将有效码流重新写入FPGA的内部配置位，从而完成配置存储器的刷新，通过本发明中的刷新电路，能够及时检测并纠正宇航用FPGA的单粒子翻转，消除宇航用FPGA发生空间单粒子翻转导致的功能故障，提高宇航FPGA空间应用可靠性。
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Patent Agency Ranking
公开(公告)号：CN105958995A
公开(公告)日：2016-09-21
申请号：CN201610267195.5
申请日：2016-04-27
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K19/177
CPC classification number: H03K19/17776
Abstract: 一种快速启动FPGA的电路和方法，包括配置电路、优先配置可编程逻辑模块、非优先配置可编程逻辑模块，优先配置可编程逻辑模块额外还包括边界隔离电路。该FPGA电路架构的核心是改进FPGA内各类型的可编程逻辑单元的位置分布，将需要快速启动的逻辑资源集中放置，并使用边界隔离电路进行环绕，构成相对独立的优先配置可编程逻辑模块区，以实现特定可编程逻辑模块的快速配置、快速启动，快速进入工作状态；其它的可编程逻辑单元则构成非优先配置可编程逻辑模块区，在FPGA快速启动后再进行配置，使FPGA实现完整的逻辑功能。本发明极大减小整个电子系统上电后到进入可操作状态所需要的时间，在可广泛应用于宇航、航空、汽车等领域的电子系统中。
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公开(公告)号：CN105656474A
公开(公告)日：2016-06-08
申请号：CN201610053354.1
申请日：2016-01-26
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K19/177
CPC classification number: G06F17/5054
Abstract: 一种基于信号概率的FPGA用户电路逻辑反转优化方法，将FPGA中的原始用户电路，进行电路后仿真、线网信号概率计算操作，同时将原始用户电路进行线网逻辑检查操作，随后通过线网信号概率识别、前级扇出逻辑反转、后级扇入逻辑调整等操作，完成FPGA用户电路的逻辑反转，得到逻辑优化后的用户电路。本发明利用FPGA的可编程特性，根据线网的信号概率对FPGA中用户电路各线网进行有选择的逻辑反转，在不改变电路逻辑功能的情况下改变目标线网的信号概率，实现用户电路的逻辑优化。使用本发明可以提高FPGA中用户电路的可靠性，且不增加额外的电路资源开销。
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公开(公告)号：CN102419415A
公开(公告)日：2012-04-18
申请号：CN201110254917.0
申请日：2011-08-31
Applicant: 北京时代民芯科技有限公司 , 中国航天科技集团公司第九研究院第七七二研究所
IPC: G01R31/28
Abstract: 本发明介绍了一种基于边界扫描电路的TAP接口优化电路，在不改变优化前测试时钟频率的前提下，将传统TAP接口的四个或者五个PIN脚压缩至一个或者两个，从而利用JTAG控制器实现访问目标IC中边界扫描电路的功能。本发明适用于需要进行串行操作的边界扫描电路中，实现对目标IC的测试、仿真、调试等功能。尤其是对于微控制器、微处理器、混合信号设备等PIN脚数目受限的电路来说，本发明将更具适用性。
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公开(公告)号：CN102419415B
公开(公告)日：2014-07-02
申请号：CN201110254917.0
申请日：2011-08-31
Applicant: 北京时代民芯科技有限公司 , 中国航天科技集团公司第九研究院第七七二研究所
IPC: G01R31/28
Abstract: 本发明公开了一种基于边界扫描电路的TAP接口优化电路，在不改变优化前测试时钟频率的前提下，将传统TAP接口的四个或者五个PIN脚压缩至一个或者两个，从而利用JTAG控制器实现访问目标IC中边界扫描电路的功能。本发明适用于需要进行串行操作的边界扫描电路中，实现对目标IC的测试、仿真、调试等功能。尤其是对于微控制器、微处理器、混合信号设备等PIN脚数目受限的电路来说，本发明将更具适用性。
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公开(公告)号：CN116992801A
公开(公告)日：2023-11-03
申请号：CN202211093426.7
申请日：2022-09-06
Applicant: 杭州电子科技大学 , 北京微电子技术研究所 , 北京卓芯半导体科技有限公司
IPC: G06F30/3308 , G06F119/04
Abstract: 本发明公开了一种考虑TDDB效应的电路评估方法。本发明包括如下步骤：1、首先进行电路仿真，得到该仿真时间段内电路的电压波形；然后根据该波形计算TDDB效应造成电路失效的时间，并将该失效时间转换为退化指标；2、判断步骤1中得到的退化指标是否小于1，若小于1则说明该电路的裕量过小，需重新设计；若大于等于1，说明该电路在TDDB效应的影响下仍可以在设计的裕量下正常工作，未超出预期。本发明基于电压实时波形计算TDDB效应引起的退化，将其转化为退化指标来评估电路性能，具有灵活性、高可靠性以及易于实现的优点，能够在电路超出预期失效时间前准确地给出提示信号，更好地评估TDDB效应对电路性能的影响，有利于在设计阶段加强电路的可靠性。
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