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公开(公告)号：CN108121617B
公开(公告)日：2022-06-07
申请号：CN201711096816.9
申请日：2017-11-09
Applicant: 三星电子株式会社
Abstract: 存储器模块包括数据存储器和至少一个奇偶校验存储器。每个数据存储器包括具有第一存储区域和第二存储区域的第一存储单元阵列，其中，第一存储区域用于存储对应于多个突发长度的数据集，而第二存储区域用于存储用来执行与数据集相关联的错误检测/校正的第一奇偶校验位。至少一个奇偶校验存储器包括具有第一奇偶校验区域和第二奇偶校验区域的第二存储单元阵列，其中，第一奇偶校验区域用于存储与对应于存储在每个数据存储器中的所有数据集的用户数据集相关联的第三奇偶校验位，而第二奇偶校验区域用于存储用于与第三奇偶校验位相关联的错误检测/校正的第二奇偶校验位。
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公开(公告)号：CN113496756A
公开(公告)日：2021-10-12
申请号：CN202110249709.5
申请日：2021-03-08
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 一种半导体存储器装置，包括：缓冲器晶片；堆叠在缓冲器晶片上的存储器晶片；以及硅通孔，存储器晶片中的至少一个包括：存储器单元阵列；错误校正码(ECC)引擎；错误信息寄存器；以及控制逻辑电路，其被配置为控制ECC引擎，以执行读修改写操作，其中，控制逻辑电路被配置为：基于产生信号和通过ECC码解码获得的第一校正子，在错误信息寄存器中记录与第一码字关联的第一地址；以及基于多个读修改写操作，基于在错误信息寄存器中记录的第一校正子的改变来确定第一码字的错误属性。
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公开(公告)号：CN113160868A
公开(公告)日：2021-07-23
申请号：CN202110012265.3
申请日：2021-01-06
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器设备包括：ECC电路；错误信息寄存器；刷洗控制电路，用于计数刷新行地址，并且每当计数N个刷新行地址时输出要对第一存储器单元行中的至少一个子页执行的刷洗操作的刷洗地址；以及控制逻辑电路，被配置为：控制ECC电路顺序地读取与第一码字相对应的数据，对第一码字执行错误检测，并基于所错误检测提供错误信息，错误信息指示第一码字中的错误发生计数；以及将错误信息记录在错误信息寄存器中，并基于错误信息选择性地确定是否将校正后的第一码字回写到存储有与第一码字相对应的数据的存储器位置。
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公开(公告)号：CN113157201A
公开(公告)日：2021-07-23
申请号：CN202011289748.X
申请日：2020-11-17
Applicant: 三星电子株式会社
Abstract: 提供了存储器控制器及包括存储器控制器的存储器系统。存储器控制器控制包括数据芯片以及第一和第二奇偶校验芯片的存储器模块。存储器控制器包括纠错码(ECC)引擎。ECC引擎包括ECC解码器和用于存储奇偶校验矩阵的存储器。ECC解码器接收与数据芯片相关联的错误信息信号，使用奇偶校验矩阵对来自存储器模块的码字集执行ECC解码，以生成第一校验子和第二校验子，并基于错误信息信号和第二校验子，校正用户数据集中的比特错误。比特错误是由行故障生成的，并且使用第一校验子和第二校验子是不可校正的。每一个错误信息信号包括行故障信息，该行故障信息指示在相应的数据芯片中的至少一个存储单元行中是否发生行故障。
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Patent Agency Ranking
公开(公告)号：CN106297895B
公开(公告)日：2021-06-22
申请号：CN201610396687.4
申请日：2016-06-07
Applicant: 三星电子株式会社
Abstract: 一种纠错电路、半导体存储器装置及其控制方法。一种控制半导体存储器装置的方法可包括：在包括在半导体存储器装置中的纠错码(ECC)引擎处从存储器控制器接收数据，所述数据包括至少一个预定差错。可在ECC引擎处接收预定奇偶校验，其中，所述预定奇偶校验被构造为与没有所述至少一个预定差错的数据对应。可利用包括所述至少一个预定差错的数据和所述预定奇偶校验来确定数据中的差错的数量是否能够通过ECC引擎来校正。
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公开(公告)号：CN112992257A
公开(公告)日：2021-06-18
申请号：CN202011097492.2
申请日：2020-10-14
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 提供了一种半导体存储器装置和存储器系统。所述半导体存储器装置包括：存储器单元阵列、纠错电路、输入/输出(I/O)门控电路和控制逻辑电路。存储器单元阵列结合到字线和位线，并且被划分为子阵列块。纠错电路使用纠错码(ECC)基于主数据生成奇偶校验数据。控制逻辑电路基于命令和地址来控制纠错电路和I/O门控电路。控制逻辑电路将主数据和奇偶校验数据存储在子阵列块之中的第二方向上的(k+1)个目标子阵列块中，并且控制I/O门控电路，使得所述(k+1)个目标子阵列块中的部分存储主数据的部分和奇偶校验数据的部分两者。
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公开(公告)号：CN112084059A
公开(公告)日：2020-12-15
申请号：CN202010488607.4
申请日：2020-06-02
Applicant: 三星电子株式会社
Abstract: 错误校正电路包括错误校正码(ECC)存储器和ECC引擎。ECC存储器存储至少部分地由生成矩阵表示的ECC。ECC引擎利用ECC基于主要数据产生奇偶性数据，并且利用奇偶性数据检测和/或校正从存储器单元阵列读取的主要数据中的至少一个错误位。主要数据包括被划分至多个子数据单元中的多个数据位。ECC包括被划分至对应于子数据单元的多个码组中的多个列矢量。列矢量具有被配置为将误校正位和多个错误位收集在一个符号中的元素，并且由于主要数据中的多个错误位而产生误校正位。
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公开(公告)号：CN106997324B
公开(公告)日：2020-12-08
申请号：CN201611152034.8
申请日：2016-12-14
Applicant: 三星电子株式会社
IPC: G06F12/02
Abstract: 一种非易失性存储器模块包括：至少一个非易失性存储器；至少一个非易失性存储器控制器，被配置为控制非易失性存储器；至少一个动态随机存取存储器(DRAM)，用作至少一个非易失性存储器的缓存；数据缓冲器，被配置为存储在至少一个DRAM与外部设备之间交换的数据；和存储器模块控制设备，被配置为控制非易失性存储器控制器、至少一个DRAM和数据缓冲器。至少一个DRAM存储对应于缓存数据的标签并且比较存储的标签与输入的标签信息，以确定是否输出缓存数据。
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公开(公告)号：CN110995289A
公开(公告)日：2020-04-10
申请号：CN201911179754.7
申请日：2017-12-01
Applicant: 三星电子株式会社
Abstract: 一种半导体设备的错误检测码生成电路包括第一循环冗余校验(CRC)引擎、第二CRC引擎和输出选择引擎。第一CRC引擎响应于模式信号，基于多个第一单位数据和第一DBI位，使用第一生成矩阵来生成第一错误检测码位。第二CRC引擎响应于模式信号，基于多个第二单位数据和第二DBI位，使用第二生成矩阵来生成第二错误检测码位。输出选择引擎响应于模式信号，通过合并第一错误检测码位和第二错误检测码位来生成最终错误检测码位。第一生成矩阵与第二生成矩阵相同。
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