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公开(公告)号：CN102177656A
公开(公告)日：2011-09-07
申请号：CN200980139870.4
申请日：2009-10-08
Applicant: 高通股份有限公司
CPC classification number: H03L7/07 , H03L7/081 , H03L7/0995 , H03L7/197 , H03L7/22 , H03L7/23 , H04B1/0039
Abstract: 本发明描述一种可减少杂散信号并改进接收器性能的时钟净化锁相环(PLL)。在一个示范性设计中，集成电路包括PLL和模/数转换器(ADC)。所述PLL接收以一分数除法器比率产生且归因于突发性跳频而具有杂散信号的第一时钟信号。所述第一时钟信号可由所述集成电路外部的分数N频率合成器产生。所述PLL以一整数除法器比率产生第二时钟信号且所述第二时钟信号具有减少的杂散信号。所述ADC基于所述第二时钟信号而数字化模拟基带信号并提供数字样本。所述集成电路可进一步包括低噪声放大器(LNA)，所述低噪声放大器可归因于使用所述PLL净化所述第一时钟信号而观测到经由所述集成电路的衬底耦合的较少杂散信号。
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公开(公告)号：CN1703830A
公开(公告)日：2005-11-30
申请号：CN200380101001.5
申请日：2003-10-17
Applicant: 皇家飞利浦电子股份有限公司
Inventor： 沃尔夫冈·福尔特内尔
CPC classification number: G06F1/08 , G06F7/68 , H03K5/135 , H03L7/0812 , H03L7/22
Abstract: 本发明揭示一种用于产生一个具有预定时钟信号性质的时钟信号(CLKOUT)的方法和装置，其首先预备许多时钟信号(PCLK[n－1:0])，其相对于主时钟信号(CLK)具有大体上相同的频率且具有分别不同的相位关系，以便随后基于一个根据所述待产生的时钟信号而预备的控制信号(PEN[])从所述许多所预备的时钟信号中选择预定时钟信号，并组合所述所选的时钟信号以便产生所想要的时钟信号(CLKOUT)。
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公开(公告)号：CN1605156A
公开(公告)日：2005-04-06
申请号：CN02813935.6
申请日：2002-05-23
Applicant: 西门子公司
Inventor： F·利利
CPC classification number: H03C3/0983 , H03C3/0941 , H03C3/0966 , H03L7/16 , H03L7/22 , H03L2207/12
Abstract: 用于在使用DDS(12)(直接数字频率合成)和调制器(14)下产生移动无线信号的方法，包括以下步骤：A)通过采用DDS－控制字(S)和DDS－时钟频率(fclk－DDS)控制DDS(12)产生中频(fout－DDS)；B)在取决于调制器(14)的基准频率(fref)使用调制器(14)下，将中频(fout－DDS)转换为移动无线信号的发射频率(fout－RF)。在该方法中，调制器(14)的基准频率(fref)－不变或者通过分配系数(N)分配－作为DDS－时钟频率(fclk－DDS)使用，其中，为产生中频(fout－DDS)这样选择DDS－控制字(S)，使其补偿调制器(14)基准频率(fref)的起伏。
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公开(公告)号：CN105980959B
公开(公告)日：2019-08-06
申请号：CN201580007810.2
申请日：2015-02-05
Applicant: 高通股份有限公司
IPC: G06F1/3234
CPC classification number: G06F1/3203 , G06F1/08 , G06F1/3234 , G06F1/324 , G06F1/3243 , G06F1/3296 , H03L7/22 , Y02D10/126 , Y02D10/152
Abstract: 可使集成电路以低等待时间在各频率‑电压模式之间切换的用于动态时钟和电压缩放的系统和方法。这些系统包括可控制功率管理集成电路(PMIC)、诸锁相环(PLL)和时钟分频器的资源功率管理器。该资源功率管理器控制各频率‑电压模式之间的转换。这些系统和方法提供了动态时钟和电压缩放，其中频率‑电压模式之间的转换为原子操作。另外，资源功率管理器可并行地控制许多模块，例如，时钟分频器。本发明可因频率‑电压模式之间的较低等待时间而可提供改善的系统性能和降低的系统功率。
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公开(公告)号：CN105375882B
公开(公告)日：2018-07-27
申请号：CN201510476744.5
申请日：2015-08-06
Applicant: 恩智浦有限公司
Inventor： 杰恩-罗伯特·图瑞特
CPC classification number: H03L7/235 , H03L7/07 , H03L7/099 , H03L7/18 , H03L7/22 , H03L7/23 , H05B6/00
Abstract: 种用于提供相位相干信号的RF电路、包括RF电路的RF加热设备以及用于在RF电路中提供相干信号的方法。所述RF电路具有第频率合成器和第二频率合成器,第频率合成器包括分数N锁相环,第二频率合成器包括整数N锁相环。经由同步信号分配器将第频率合成器的输出连接到第二频率合成器的整数N锁相环的相位频率检测器,用于从第频率合成器向第二频率合成器分布同步信号。第二频率合成器的整数N锁相环包括与同步信号分配器的相同模数的分频器。
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Patent Agency Ranking
公开(公告)号：CN107547111A
公开(公告)日：2018-01-05
申请号：CN201710516206.3
申请日：2017-06-29
Applicant: 马克西姆综合产品公司
CPC classification number: H04L7/0337 , G06K7/10237 , G06K19/0723 , H03L7/0812 , H03L7/085 , H03L7/099 , H03L7/22 , H04N21/25808 , H04W88/06
Abstract: 一种系统，包括储能电路、同步电路、发射机、以及控制电路。储能电路被配置为接收从近场通信读取器发送的第一信号。同步电路被配置为将时钟与第一信号同步。发射机被配置为使用有源负载调制、使用时钟将数据从储能电路发送到近场通信读取器。控制电路被配置为在有源负载调制的调制时间段期间禁用同步电路，以及在调制时间段结束时减少保留在储能电路中的能量。
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公开(公告)号：CN107171670A
公开(公告)日：2017-09-15
申请号：CN201710096382.6
申请日：2017-02-22
Applicant: 恩智浦有限公司
Abstract: 本发明描述一种数据转换系统和方法。第一锁相环路包括接收数字数据流和输出参考频率信号的可控频率振荡器电路，并且包括振荡器和至少一个连接到所述振荡器的可变负载，所述可变负载可控制以调谐所述振荡器频率并且使所述参考频率信号的频率变化。第二锁相环路包括反馈环路中的N分频函数(其中N具有整数值)，并接收所述参考频率信号且输出对应于与所述数字数据流相关的原始时钟信号的恢复的时钟信号。所述恢复的时钟信号用于为数据转换器计时以将所述数字数据转换成模拟输出信号。
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公开(公告)号：CN106209095A
公开(公告)日：2016-12-07
申请号：CN201610585927.5
申请日：2016-07-22
Applicant: 西安空间无线电技术研究所
IPC: H03L7/22
CPC classification number: H03L7/22
Abstract: 一种基于相位调整的功率合成太赫兹稳幅方法，采用传统的强度探测器作为幅度检测，并将检测电平的低频包络检波信号作为反馈量，驱动功率合成各分支间的相位适配度调整，实现最终太赫兹输出幅度的调整功能。在自反馈和修正过程中，太赫兹信号的输出幅度会被反馈信号钳制，从而使得输出的太赫兹信号的电平幅度趋于平稳，以达到稳幅的目的。
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公开(公告)号：CN105375882A
公开(公告)日：2016-03-02
申请号：CN201510476744.5
申请日：2015-08-06
Applicant: 恩智浦有限公司
Inventor： 杰恩-罗伯特·图瑞特
CPC classification number: H03L7/235 , H03L7/07 , H03L7/099 , H03L7/18 , H03L7/22 , H03L7/23 , H05B6/00
Abstract: 一种用于提供相位相干信号的RF电路、包括RF电路的RF加热设备以及用于在RF电路中提供相干信号的方法。所述RF电路具有第一频率合成器和第二频率合成器，第一频率合成器包括分数N锁相环，第二频率合成器包括整数N锁相环。经由同步信号分配器将第一频率合成器的输出连接到第二频率合成器的整数N锁相环的相位频率检测器，用于从第一频率合成器向第二频率合成器分布同步信号。第二频率合成器的整数N锁相环包括与同步信号分配器的相同模数的分频器。
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公开(公告)号：CN104467757A
公开(公告)日：2015-03-25
申请号：CN201410347277.1
申请日：2014-07-21
Applicant: 威盛电子股份有限公司
Inventor： 达鲁斯·D·嘉斯金斯 , 詹姆斯·R·隆柏格
CPC classification number: H03L7/22
Abstract: 时钟脉冲系统、时钟脉冲集成电路以及时钟脉冲产生方法，经由对齐位置接收参考时钟脉冲信号而产生功能时钟脉冲，功能时钟脉冲经由时钟脉冲路径提供至功能电路。时钟脉冲系统包括一低频带锁相回路、高频带锁相回路、以及一延迟路径。低频带锁相回路接收参考时钟脉冲信号与回授时钟脉冲以提供滤波时钟脉冲。高频带锁相回路接收滤波时钟脉冲并提供功能时钟脉冲，高频带锁相回路并具有一回授输入端以经由本地回授路径耦接高频带锁相回路的输出端。延迟路径耦接低频带锁相回路的输出端以及对齐位置间以提供回授时钟脉冲至低频带锁相回路。延迟路径与时钟脉冲路径基本上相匹配。低频带锁相回路与高频带锁相回路的频宽分别用来降低输入抖动与内部抖动。
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