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公开(公告)号：CN103150284B
公开(公告)日：2016-05-11
申请号：CN201310038652.X
申请日：2010-04-12
Applicant: 威盛电子股份有限公司
Inventor： 达鲁斯·D·嘉斯金斯 , 詹姆斯·R·隆柏格
IPC: G06F13/40
CPC classification number: G06F13/4086
Abstract: 一种致能一总线上的一多核环境的装置中的驱动器与方法，其中该总线由主动终端阻抗控制，该装置包括一通讯协定分析器与多个驱动器。通讯协定分析器位于一处理器核内且用以接收一个或以上的通讯协定信号，并且表示该处理器核是否拥有该总线。多个驱动器耦接于该通讯协定分析器，每一驱动器包括多个对应节点的其中一节点，且用以控制该其中一节点如何被驱动以响应该处理器核是否拥有该总线。每一该驱动器包括以通讯协定为基础的多核逻辑电路，用以当该处理器核拥有该总线时致能一上拉逻辑电路，以及当该处理器核未拥有该总线时去能该上拉逻辑电路。本发明提供良好的总线主动阻抗控制并保留所需的传输线特性。
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公开(公告)号：CN102043739B
公开(公告)日：2013-08-21
申请号：CN201010545658.2
申请日：2010-11-09
Applicant: 威盛电子股份有限公司
Inventor： 罗德尼·E·虎克 , 柯林·艾迪 , 达鲁斯·D·嘉斯金斯 , 艾伯特·J·娄坡
Abstract: 一种用于与系统总线上的其他代理进行通信的微处理器，其包括高速缓存存储器以及耦合到高速缓存存储器并耦合到系统总线的总线接口单元。总线接口单元从与系统总线相耦合的另一个代理接收交易，以便从存储器地址读取数据，判断高速缓存存储器是否以独占状态(或者在特定配置中以共享状态)将数据保持在存储器地址，以及，当高速缓存存储器以独占状态将数据保持在存储器地址时，在系统总线上声明选择修改的信号，并将数据在系统总线上提供给其他代理。从而，避免了由其他代理接入系统存储器的延时。
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公开(公告)号：CN102043739A
公开(公告)日：2011-05-04
申请号：CN201010545658.2
申请日：2010-11-09
Applicant: 威盛电子股份有限公司
Inventor： 罗德尼·E·虎克 , 柯林·艾迪 , 达鲁斯·D·嘉斯金斯 , 艾伯特·J·娄坡
Abstract: 一种用于与系统总线上的其他代理进行通信的微处理器，其包括高速缓存存储器以及耦合到高速缓存存储器并耦合到系统总线的总线接口单元。总线接口单元从与系统总线相耦合的另一个代理接收交易，以便从存储器地址读取数据，判断高速缓存存储器是否以独占状态(或者在特定配置中以共享状态)将数据保持在存储器地址，以及，当高速缓存存储器以独占状态将数据保持在存储器地址时，在系统总线上声明选择修改的信号，并将数据在系统总线上提供给其他代理。从而，避免了由其他代理接入系统存储器的延时。
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公开(公告)号：CN104467757B
公开(公告)日：2017-05-03
申请号：CN201410347277.1
申请日：2014-07-21
Applicant: 威盛电子股份有限公司
Inventor： 达鲁斯·D·嘉斯金斯 , 詹姆斯·R·隆柏格
CPC classification number: H03L7/22
Abstract: 时钟脉冲系统、时钟脉冲集成电路以及时钟脉冲产生方法，经由对齐位置接收参考时钟脉冲信号而产生功能时钟脉冲，功能时钟脉冲经由时钟脉冲路径提供至功能电路。时钟脉冲系统包括一低频带锁相回路、高频带锁相回路、以及一延迟路径。低频带锁相回路接收参考时钟脉冲信号与回授时钟脉冲以提供滤波时钟脉冲。高频带锁相回路接收滤波时钟脉冲并提供功能时钟脉冲，高频带锁相回路并具有一回授输入端以经由本地回授路径耦接高频带锁相回路的输出端。延迟路径耦接低频带锁相回路的输出端以及对齐位置间以提供回授时钟脉冲至低频带锁相回路。延迟路径与时钟脉冲路径基本上相匹配。低频带锁相回路与高频带锁相回路的频宽分别用来降低输入抖动与内部抖动。
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公开(公告)号：CN101819558B
公开(公告)日：2013-07-24
申请号：CN201010146505.0
申请日：2010-04-12
Applicant: 威盛电子股份有限公司
Inventor： 达鲁斯·D·嘉斯金斯 , 詹姆斯·R·隆柏格
IPC: G06F13/40
CPC classification number: G06F13/4086
Abstract: 一种致能与提供一总线上的一多核环境的装置与方法，其中该总线由主动终端阻抗控制，该装置包括一通讯协定分析器与多个驱动器。通讯协定分析器位于一处理器核内且用以接收一个或以上的通讯协定信号，并且表示该处理器核是否拥有该总线。多个驱动器耦接于该通讯协定分析器，每一驱动器包括多个对应节点的其中一节点，且用以控制该其中一节点如何被驱动以响应该处理器核是否拥有该总线。每一该驱动器包括以通讯协定为基础的多核逻辑电路，用以当该处理器核拥有该总线时致能一上拉逻辑电路，以及当该处理器核未拥有该总线时去能该上拉逻辑电路。本发明提供良好的总线主动阻抗控制并保留所需的传输线特性。
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Patent Agency Ranking
公开(公告)号：CN102647175A
公开(公告)日：2012-08-22
申请号：CN201210135024.9
申请日：2009-09-25
Applicant: 威盛电子股份有限公司
IPC: H03K19/00
Abstract: 一种微处理器装置、集成电路以及选择基底偏压的方法，该微处理器装置包括：第一电源供应节点、功能区块、第一基底偏压导线、第一充电节点、第一选择电路及基底偏压电路。第一电源供应节点提供第一核心电压。功能区块有多个电力模式，包括多个半导体装置，均具有基底接点及第一基底偏压导线设置于功能区块并耦接至少一半导体装置的基底接点。第一选择电路于低电力模式时耦接第一基底偏压导线至第一充电节点以及于全电力模式时钳制第一基底偏压导线至第一电源供应节点。基底偏压电路于低电力模式时将第一充电节点充电至相对于第一核心电压的第一偏移电压的第一基底偏压。半导体装置提供钳制或耦接其他基底偏压导线。本发明可降低次临界漏电流。
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公开(公告)号：CN101930390A
公开(公告)日：2010-12-29
申请号：CN201010243786.1
申请日：2010-07-30
Applicant: 威盛电子股份有限公司
Inventor： 达鲁斯·D·嘉斯金斯 , 史蒂芬·嘉斯金斯
IPC: G06F11/22
Abstract: 一种微处理器及其所适用的操作方法。该微处理器包括：多个第一保险丝，其中一预定数量的保险丝被选择性地熔断，且多个第一控制值自上述第一保险丝被提供至上述微处理器的第一电路以控制上述微处理器的运作；以及多个第二保险丝，根据上述预定数量的熔断保险丝以及上述预定数量的一布尔补码而被熔断，其中上述微处理器于重设时执行以下步骤：自上述第二保险丝读取上述预定数量与上述布尔补码；将读取自上述第二保险丝的上述预定数量进行布尔补码运算以产生一结果；比较该结果与读取自上述第二保险丝的上述布尔补码；以及于上述结果不同于读取自上述第二保险丝的上述布尔补码时，避免读取和执行使用者程序指令。
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公开(公告)号：CN101819558A
公开(公告)日：2010-09-01
申请号：CN201010146505.0
申请日：2010-04-12
Applicant: 威盛电子股份有限公司
Inventor： 达鲁斯·D·嘉斯金斯 , 詹姆斯·R·隆柏格
IPC: G06F13/40
CPC classification number: G06F13/4086
Abstract: 一种致能与提供一总线上的一多核环境的装置与方法，其中该总线由主动终端阻抗控制，该装置包括一通讯协定分析器与多个驱动器。通讯协定分析器位于一处理器核内且用以接收一个或以上的通讯协定信号，并且表示该处理器核是否拥有该总线。多个驱动器耦接于该通讯协定分析器，每一驱动器包括多个对应节点的其中一节点，且用以控制该其中一节点如何被驱动以响应该处理器核是否拥有该总线。每一该驱动器包括以通讯协定为基础的多核逻辑电路，用以当该处理器核拥有该总线时致能一上拉逻辑电路，以及当该处理器核未拥有该总线时去能该上拉逻辑电路。本发明提供良好的总线主动阻抗控制并保留所需的传输线特性。
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公开(公告)号：CN101819557A
公开(公告)日：2010-09-01
申请号：CN201010146504.6
申请日：2010-04-12
Applicant: 威盛电子股份有限公司
Inventor： 达鲁斯·D·嘉斯金斯 , 詹姆斯·R·隆柏格
IPC: G06F13/40
CPC classification number: G06F13/4072
Abstract: 一种致能与提供一总线上的一多核环境的装置与方法，其中该总线由主动终端阻抗控制。该方法包括经由配置在一处理器核内的一位置阵列产生一指示信号，该指示信号指示多个节点的其中一节点在该总线的内部或终端。经由配置在一驱动器内的一以位置为基础的多核逻辑电路控制该其中一节点如何被驱动。该控制的方法包括若该指示信号将该其中一节点指定至该总线的终端，则致能一上拉逻辑电路与致能一第一下拉逻辑电路，以及若该指示信号将该其中一节点指定至该总线的内部，则去能该上拉逻辑电路与致能一第二下拉逻辑电路。本发明提供良好的总线主动阻抗控制给多个多核处理器使用，同时保留所需的传输线特性。
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公开(公告)号：CN100527115C
公开(公告)日：2009-08-12
申请号：CN200610103061.6
申请日：2006-07-11
Applicant: 威盛电子股份有限公司
Inventor： 达鲁斯·D·嘉斯金斯
IPC: G06F13/42
Abstract: 一种微处理器接口系统，包括含总线时钟和数据信号组的系统总线，其中该系统总线连接多个器件。配置每个器件以进行系统总线上半宽度数据处理，即在所述总线时钟的4个连续周期的每个周期期间对于4拍的每一拍传送一双字。数据信号组可包括多个数据选通，如每个总线时钟周期中用于锁存第一和第三双字的第一和第二数据选通、以及用于锁存第二和第四双字的第三和第四数据选通。数据信号组的第一和第二数据部分上可提供每个双字。第一和第二数据选通可锁存第一数据部分上的数据，且第三和第四数据选通可锁存第二数据部分上的数据。
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