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公开(公告)号：CN102084589A
公开(公告)日：2011-06-01
申请号：CN200980126185.8
申请日：2009-07-08
Applicant: 高通股份有限公司
CPC classification number: H03F3/45188 , H03F3/193 , H03F2203/45644 , H03F2203/45704
Abstract: 根据一些实施例，一种设备可包含放大器，其中所述放大器包含：输出级，其由提供正输出电压的正输出端子和提供负输出电压的负输出端子形成；负载槽，其与所述输出级并联耦合且经配置以对在所述放大器处接收的信号进行滤波；以及负电阻块，其与所述输出级和所述负载槽并联耦合。
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公开(公告)号：CN102177656A
公开(公告)日：2011-09-07
申请号：CN200980139870.4
申请日：2009-10-08
Applicant: 高通股份有限公司
CPC classification number: H03L7/07 , H03L7/081 , H03L7/0995 , H03L7/197 , H03L7/22 , H03L7/23 , H04B1/0039
Abstract: 本发明描述一种可减少杂散信号并改进接收器性能的时钟净化锁相环(PLL)。在一个示范性设计中，集成电路包括PLL和模/数转换器(ADC)。所述PLL接收以一分数除法器比率产生且归因于突发性跳频而具有杂散信号的第一时钟信号。所述第一时钟信号可由所述集成电路外部的分数N频率合成器产生。所述PLL以一整数除法器比率产生第二时钟信号且所述第二时钟信号具有减少的杂散信号。所述ADC基于所述第二时钟信号而数字化模拟基带信号并提供数字样本。所述集成电路可进一步包括低噪声放大器(LNA)，所述低噪声放大器可归因于使用所述PLL净化所述第一时钟信号而观测到经由所述集成电路的衬底耦合的较少杂散信号。
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公开(公告)号：CN102177656B
公开(公告)日：2016-08-31
申请号：CN200980139870.4
申请日：2009-10-08
Applicant: 高通股份有限公司
CPC classification number: H03L7/07 , H03L7/081 , H03L7/0995 , H03L7/197 , H03L7/22 , H03L7/23 , H04B1/0039
Abstract: 本发明描述一种可减少杂散信号并改进接收器性能的时钟净化锁相环(PLL)。在一个示范性设计中，集成电路包括PLL和模/数转换器(ADC)。所述PLL接收以一分数除法器比率产生且归因于突发性跳频而具有杂散信号的第一时钟信号。所述第一时钟信号可由所述集成电路外部的分数N频率合成器产生。所述PLL以一整数除法器比率产生第二时钟信号且所述第二时钟信号具有减少的杂散信号。所述ADC基于所述第二时钟信号而数字化模拟基带信号并提供数字样本。所述集成电路可进一步包括低噪声放大器(LNA)，所述低噪声放大器可归因于使用所述PLL净化所述第一时钟信号而观测到经由所述集成电路的衬底耦合的较少杂散信号。
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公开(公告)号：CN102084589B
公开(公告)日：2013-11-20
申请号：CN200980126185.8
申请日：2009-07-08
Applicant: 高通股份有限公司
CPC classification number: H03F3/45188 , H03F3/193 , H03F2203/45644 , H03F2203/45704
Abstract: 根据一些实施例，一种设备可包含放大器，其中所述放大器包含：输出级，其由提供正输出电压的正输出端子和提供负输出电压的负输出端子形成；负载槽，其与所述输出级并联耦合且经配置以对在所述放大器处接收的信号进行滤波；以及负电阻块，其与所述输出级和所述负载槽并联耦合。
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