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公开(公告)号：CN120090620A
公开(公告)日：2025-06-03
申请号：CN202510109944.0
申请日：2025-01-23
Applicant: 西安电子科技大学
IPC: H03K19/0175 , H03K19/017
Abstract: 本发明公开了一种低延迟小面积电平移位电路，包括脉冲产生模块、NMOS管HMN1、NMOS管HMN2以及电平移位模块，其中，脉冲产生模块用于对原始信号进行信号延时，产生第一脉冲信号和第二脉冲信号；NMOS管HMN1的栅极接收第一脉冲信号，源极连接接地端，漏极连接电平移位模块的第一输入端；NMOS管HMN2的栅极接收第二脉冲信号，源极连接接地端，漏极连接电平移位模块的第二输入端；第一脉冲信号用于控制NMOS管HMN1的通断，第二脉冲信号用于控制NMOS管HMN2的通断，从而实现原始信号的电平移位。本发明通过脉冲产生模块产生脉冲信号来控制NMOS管的开通，有效减少了电路的功率损耗。
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公开(公告)号：CN113506802B
公开(公告)日：2024-08-06
申请号：CN202110722554.2
申请日：2021-06-28
Applicant: 西安电子科技大学芜湖研究院
IPC: H01L27/092 , H01L21/8256
Abstract: 本发明公开了一种直接带隙GeSn CMOS器件，包括：衬底层、Ge虚衬底、第一P型Ge层、隔离区、N阱、第二P型Ge层、本征Ge隔离层、沟道层、第一本征三元合金异质帽层、PMOS栅极、PMOS源漏区、N型Ge层、第二本征三元合金异质帽层、NMOS栅极、NMOS源漏区、介质层、源漏电极和钝化层；第一本征三元合金异质帽层的材料为SixGe1‑x‑ySny；其中，x的范围为0.1～0.15，y的范围为0.05～0.07；第二本征三元合金异质帽层的材料为SixGe1‑x‑ySny；其中，x的范围为0.1～0.15，y的范围为0.08～0.1；沟道层为本征DR‑Ge1‑zSnz层；其中，z的范围为0.12～0.18。本发明通过单边高势垒量子限域NMOS和量子阱PMOS组成的DR‑GeSn CMOS结构，能够利于NMOS器件沟道的开启，整个器件各层材料相同，NMOS与PMOS结构与工艺兼容性较佳。本发明还提供一种直接带隙GeSn CMOS器件的制备方法。
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公开(公告)号：CN118432614A
公开(公告)日：2024-08-02
申请号：CN202410673405.5
申请日：2024-05-28
Applicant: 西安电子科技大学
Abstract: 本发明提供了一种消除生物信号采集芯片中PAD寄生电容的自校准电路，包括：在校准模式下，校准模块输出校准信号至放大模块；放大模块在正反馈电容阵列的反馈下对校准信号放大传输至检测控制模块；检测控制模块检测输出信号的状态，并根据状态控制正反馈电容阵列，使电路处于稳定边界状态，并确定该状态下的电容值；在放大模式下，该正反馈电容阵列连接到电路，对输入信号放大的同时消除了输入节点的寄生电容，提升输入阻抗。本发明在校准模式下引入了斩波技术，稳定了输出共模电压，缩短了校准周期。引入T型网络电容阵列，提高了校准精度。本发明可以快速、高精度地消除生物信号采集芯片中PAD引入的寄生电容，从而提升输入阻抗。
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公开(公告)号：CN117221056A
公开(公告)日：2023-12-12
申请号：CN202311310269.5
申请日：2023-10-10
Applicant: 西安电子科技大学
IPC: H04L25/03
Abstract: 本发明提供了一种高速SerDes中的模拟自适应三抽头判决反馈均衡器电路，将输入信号分为了三路，降低了频率。相较于全速率的判决反馈均衡器，本发明降低了对时序的要求，也降低了相应的提供时钟的锁相环的设计难度，可以应用于数据传输速率更高的情况之下；此外通过模拟自适应回路可以适当调节加乘器的抽头系数的大小，更为有效地消除码间串扰；同时相较于数模混合的需要用到计数器及DAC电路的自适应电路，本发明设计难度降低，且收敛性较好，能达到高速传输的要求。
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公开(公告)号：CN116708073A
公开(公告)日：2023-09-05
申请号：CN202310775648.5
申请日：2023-06-28
Applicant: 西安电子科技大学芜湖研究院
Abstract: 本发明公开了一种双重共模抑制接收电路，包括第一级共模抑制电路、第二级全差分运放构成的同相比例放大器、第三级引入失配的迟滞比较器以及第四级输出缓冲器；级间相互之间采用直接耦合，输入的总线电平经过第一级共模抑制电路后，经过衰减后共模电平范围取决于全差分运算放大器的共模摆幅以及最大共模电压，信号经过全差分运算放大器构成的同相比例放大器之后，共模电平将会被稳定，同时第二级全差分运放构成的同相比例放大器的差分信号将会被传递到迟滞比较器，经过迟滞比较器后输出数字逻辑电平；所述迟滞比较器的输出端口连接反相器链构成的输出缓冲器。本发明在保证准确接收显性和隐形电平的同时简化了电路结构，降低了电路的总体功耗。
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Patent Agency Ranking
公开(公告)号：CN116633348A
公开(公告)日：2023-08-22
申请号：CN202310588391.2
申请日：2023-05-23
Applicant: 西安电子科技大学
Abstract: 本发明公开了一种可调死区的亚采样锁相环结构，包括：亚采样鉴相器SSPD、亚采样电荷泵SSCP、脉冲发生器Pulser、低通滤波器LPF、压控振荡器VCO、鉴频鉴相器PFD、电荷泵CP和分频器。本发明将传统死区发生器部分用压控延迟链代替，对参考时钟信号Fref与所述分频器输出的DIV信号的上升沿的相位差信号、输入信号参考时钟信号Fref和反馈信号分频器输出的DIV信号进行处理，输出一个能够调节死区的控制信号，最后根据输入参考信号与压控振荡器的输出信号选择合适的死区范围，就能够提高亚采样锁相环的锁定速度。
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公开(公告)号：CN113517348B
公开(公告)日：2023-08-04
申请号：CN202110720838.8
申请日：2021-06-28
Applicant: 西安电子科技大学芜湖研究院
IPC: H01L29/78 , H01L29/165 , H01L21/336
Abstract: 本发明公开了一种直接带隙GeSn增强型nMOS器件，包括：衬底层、Ge虚衬底、调制Ge掺杂外延层、本征Ge隔离层、nMOS沟道层、本征三元合金异质帽层、氧化铪层、氮化钽层、源漏区、介质层、源电极、漏电极和钝化层；氧化铪层和氮化钽层形成栅极区；本征三元合金异质帽层的材料为SixGe1‑x‑ySny；其中，x的范围为0.1～0.15，y的范围为0.08～0.1；nMOS沟道层为本征DR‑Ge1‑zSnz层；其中，z的范围为0.12‑0.18。本发明还提供一种直接带隙GeSn增强型nMOS器件的制备方法。本发明的器件解决了Ge基沟道增强型nMOS表面沟道不反型的问题，消除了界面态引起的沟道区费米钉扎效应，利于器件沟道的开启，同时采用高电子迁移率DR‑GeSn作为沟道材料，且在沟道区输运时电子无表面粗糙度散射和离化杂质散射，使得器件性能指标优异。
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公开(公告)号：CN114414635B
公开(公告)日：2023-05-16
申请号：CN202111546908.9
申请日：2021-12-16
Applicant: 西安电子科技大学
IPC: G01N27/26 , G01N27/416 , C12Q1/6869 , B82Y15/00 , C12M1/34
Abstract: 本发明公开了一种基于非线性斜坡量化的纳米孔DNA测序电路，包括：检测阵列，包括多个呈阵列排布的检测单元；多个纳米孔传感单元；每个纳米孔传感单元包括相对设置的公共电极和单元电极、以及生物腔；生物腔包括生物膜，生物膜包括纳米孔，多个检测单元的输入端分别与多个单元电极对应连接；检测单元，用于将不同碱基穿过纳米孔时产生的电流信号转换为电压信号；量化模块，包括信号发生单元、比较单元及转换单元；由于本发明将电压信号转换为脉冲信号，即从电压域转换至时域，可以降低在量化阶段产生的噪声与失调；同时，时域信号的处理也避免了在电压域处理时需要电容阵列或面积较大的模拟模块，降低了量化时所消耗的功耗与占用的版图面积。
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公开(公告)号：CN111949578B
公开(公告)日：2023-05-09
申请号：CN202010781818.7
申请日：2020-08-04
Applicant: 西安电子科技大学
IPC: G06F13/16
Abstract: 基于DFI标准的DDR3控制器，包括请求解析接口模块、分组及ID标志模块、Bank读写管理模块、读写数据通道模块、一级队列缓存模块、指令发送模块、非读写模块以及DFI接口模块，本发明通过规定的分组原则、取令原则、重排序策略保证速率传输的高效性；通过设定组命令数量阈值、对命令请求时间段做标记结合重排序策略防止命令老化；通过分组原则来保证对同一bank地址的读写按照请求顺序进行，定义相关的ID属性实现命令跟数据一一对应，共同实现传输的可靠性。
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公开(公告)号：CN115497945A
公开(公告)日：2022-12-20
申请号：CN202211197520.7
申请日：2022-09-29
Applicant: 西安电子科技大学
IPC: H01L27/11 , H01L29/06 , H01L29/78 , H01L23/552 , H01L21/336 , H01L21/8244
Abstract: 本发明公开了一种基于双抗辐照机制的SRAM及其制备方法，在SOI工艺的MOS器件上嵌入SBD结构形成新型MOS器件，新型MOS器件的两种抗辐照机制分别为SBD嵌入结构和SOI工艺中的绝缘SiO2埋层，把NMOS器件T1、T2、T3、T4、T5、T6通过金属互联线进行连接，构成一个SRAM储存单元，将T3、T4的漏极与高电位VDD连接，栅极与栅电位VGG相连；T1的源极接地，漏极与T3的源极和T2的栅极连接与a点；T2的源极接地，漏极与T4的源极和T1的栅极连接与b点，此时T1、T2、T3、T4共同构成了一个RS锁存器，再将T5NMOS管的漏极与a点相连，源极与位线相连；将T6NMOS管的漏极与b点相连，源极与位线相连，同时将嵌入的SBD的金属Al的金属端接地。本发明能够达到显著提高SRAM抗辐照性能的目的。
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