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公开(公告)号：CN106778077A
公开(公告)日：2017-05-31
申请号：CN201611025162.6
申请日：2016-11-10
Applicant: 电子科技大学 , 四川云合创智科技有限公司
IPC: G06F19/22
CPC classification number: G16B30/00
Abstract: 该发明公开了一种将Smith‑Waterman(以下简称S‑W)算法在FPGA平台实现的新方法。本发明是围绕S‑W算法的打分与回溯两方面进行优化。S‑W算法打分方面，本发明提出优化的删减策略和优化的动态规划(Dynamic Programming)分块方案来减少FPGA实现的时间消耗和资源消耗；S‑W算法回溯方面，本发明采用简化的回溯方向，更加便于FPGA实现，本发明采用两组回溯模块，与打分系统构成流水线处理，大大提高打分系统硬件利用效率，减少序列比对的整体时间。
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公开(公告)号：CN104168162A
公开(公告)日：2014-11-26
申请号：CN201410412512.9
申请日：2014-08-20
Applicant: 电子科技大学
IPC: H04L12/26
Abstract: 本发明公开了一种软硬件协同实现用于交换机验证测试的流量生成器，涉及通信系统，尤指一种软硬件协同产生数据流，用于交换机验证测试的装置，包括：软件部分的微处理器模块、硬件部分的数据包生成模块和网络接口模块，微处理器模块通过总线与数据包生成模块连接，采用C语言对软件部分进行设计，根据用户配置的流量模型产生流量模型控制信息；对硬件部分进行模块化设计，根据微处理器模块的控制信息，产生符合被测交换机协议标准和能够模拟真实网络环境的数据流，用于交换机的功能验证和性能测试。该流量生成器根据用户配置，产生符合被测交换机协议和用户配置的流量模型的数据流，具有灵活性高、成本低、数据流线速率高和可扩展性好等优点。
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公开(公告)号：CN104158770A
公开(公告)日：2014-11-19
申请号：CN201410413780.2
申请日：2014-08-20
Applicant: 电子科技大学
IPC: H04L12/951 , H04L12/931
Abstract: 该发明公开了一种交换机数据包切分与重组的方法与装置，属于通信技术领域，本发明提供的方法包括：切分方法和重组方法。其中切分方法包括：将数据包预切分再缓存，采用信息缓存与数据缓存的数据管理方式，当缓存了一个内部信元净荷大小的数据即开始生成并发送信元；重组方法包括：采用信息缓存和VIQ缓存的数据管理方式，在将信元净荷分别存入VIQ缓存的过程中即完成了数据包重组。本发明提供的装置，包括：交换机中的切分模块和重组模块，以实现上述方法。该方法和装置能高效完成数据包切分与重组，数据管理简单易行，能有效减少切分延迟和延迟抖动，提高交换效率。
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公开(公告)号：CN118940079A
公开(公告)日：2024-11-12
申请号：CN202410354779.0
申请日：2024-03-27
Applicant: 电子科技大学
IPC: G06F18/24 , G06F17/16 , G06V10/764 , G06V10/82 , G06N3/0464 , G06N3/09 , A61B5/369 , A61B5/372 , A61B5/00
Abstract: 本发明具体涉及一种面向FPGA推理的运动想象脑电信号识别系统，目的是简化和高效实现硬件推理运动想象脑电信号的过程。系统包括有预处理与训练、量化和FPGA推理数据集三大步骤。其中预处理与训练步骤又包括了预处理、特征提取和特征分类。预处理主要有读取脑电信号、滤波、剔除坏导和选段。特征提取采用了格拉姆角场转换的方法，它能够将时间序列数据转换为图像数据。将信号数据转换为图像数据后，特征分类需要训练根据运动想象类别数，调整输出层维度后的卷积神经网络。根据对对称量化公式的化简，将量化步骤后续的推理流程进行了简化，并得到量化后的参数。量化后，利用调整后的在FPGA上实现的卷积神经网络进行运动想象脑电信号识别和分类。
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公开(公告)号：CN118337356A
公开(公告)日：2024-07-12
申请号：CN202410389908.X
申请日：2024-04-02
Applicant: 电子科技大学
Abstract: 本发明是一种并行数据相位与跳变沿检测技术，主要应用于高速通信和数字信号处理领域，能准确地检测多个数据的相位和跳变沿位置，通过调整延时进行数据的对齐，以确保数据正确的传输和接收。本发明通过上游器件调整延时来实现数据相位的动态变化，从而快速确定最佳采样点，有效的解决了并行信号传输时由于上下游器件时序约束不完备、板级布线不匹配、芯片管脚间延时不一致等因素造成的延时不确定而带来的数据一致性问题。
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Patent Agency Ranking
公开(公告)号：CN111914498A
公开(公告)日：2020-11-10
申请号：CN202010375645.9
申请日：2020-05-07
Applicant: 电子科技大学
IPC: G06F30/32
Abstract: 本发明属于集成电路领域，具体设计一种基于与MCU交互的存储式芯片时分复用的ADIO的电路结构。本发明公开了一种基于MCU外接存储芯片的时分复用总线硬件电路结构，包括：16位数据地址总线；用于传输芯片与MCU交互的数据地址信息，译码模块；用于接收MCU传输至芯片内部的控制信号以及指令，同时产生内部控制使能信号，主存储模块；用于存放MCU运算过程中产生并需要存储的数据，从存储模块；用于存放MCU所使用过程中所需的程序，便于MCU读取，数据保护模块；用于输出存储模块处于编程状态下的状态判断位。本发明能够提供一种简化了的MCU外接存储芯片的总线设计思路，使用时分复用的方法减少了芯片的管脚，缩小了芯片面积，并具备一定的可扩展性，同时在许多MCU外接存储芯片中都具有可重用性的特点。
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公开(公告)号：CN111913558A
公开(公告)日：2020-11-10
申请号：CN202010369744.6
申请日：2020-04-30
Applicant: 电子科技大学
IPC: G06F1/3293 , G06F1/3234
Abstract: 本发明属于大规模数字集成电路设计、MCU芯片设计技术领域，公开一种基于RSIC-V指令集的低功耗微控制器的实现方法。微控制器采用IP核复用技术，基于片上总线完成各模块的连接，具有模块化、可配置化、灵活性高和功耗低等特点。其中，MCU系统主要包括中央处理器单元、存储器系统、GPIO模块、DPWM模块、UART模块、I2C控制器、SPI控制器和PMU等模块；系统总线采用AXI和APB总线的双级总线结构，以连接不同速率的模块；低功耗机制则分别在系统架构层面、处理器层面和单元层面进行实现，以尽可能的减小MCU的功耗。
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公开(公告)号：CN105721215B
公开(公告)日：2020-06-16
申请号：CN201610105703.X
申请日：2016-02-25
Applicant: 电子科技大学
IPC: H04L12/24 , H04L12/861
Abstract: 该发明公开了一种基于汇聚过程产生网络数据流的方法与装置，本发明提供的内容主要是如何硬件产生两种常用的网络流量模型，泊松流量模型和自相似流量模型。本发明提供的方法包括数据包请求产生，请求排队等候，数据包封装。其中数据包请求产生包括：使用汇聚过程产生符合分布模型的请求数据；请求排队等候包括：将数据包请求按顺序排队寄存。数据包封装包括：处理数据包请求，按照网络协议产生完整的数据包。本发明的装置，主要包括，数据请求产生模块，请求排队等候模块，数据包封装模块，以实现上述方法。该方法和装置能解除软硬件接口带宽限制，而且能对具有典型网络特性的泊松、自相似流量模型进行刻画，具有良好的扩展性。
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公开(公告)号：CN110086620A
公开(公告)日：2019-08-02
申请号：CN201910225682.9
申请日：2019-03-25
Applicant: 电子科技大学
IPC: H04L9/30
Abstract: 本发明属于密码学领域，在Visual Studio 2015平台上，利用OpenSSL的大数运算库对国密SM9中使用到的R-ate双线性对进行了实现。实现内容包括：基于SM9所用的固定参数下，对算法高频使用到的参数进行预计算，简化了算法中有限域与椭圆曲线运算的计算。在Miller循环中的gU,V(Q)中，将十二次域运算降低至二次域运算。在进行Frobenius映射运算之前，对对应参数进行预计算减小计算量。在最后模幂运算中，对指数进行分解，并按照(q6-1)、(q4-q2+1)/r、(q2+1)的模幂运算顺序运算模幂值，对运算进行化简。本发明应用SM9运用R-ate双线性对计算时参数固定的特点，引入多个预计算值，化简了模幂运算，简化了SM9中R-ate双线性对的计算。并且由于是在底层算法进行实现，对硬件的实现也具有指导意义。
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