公开(公告)号：CN110289306A

公开(公告)日：2019-09-27

申请号：CN201810958970.0

申请日：2018-08-22

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 小林研也

IPC: H01L29/06 ,  H01L29/78

Abstract: 本发明的实施方式一般涉及半导体装置及控制装置。根据一个实施方式，半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、导电部、栅极电极及控制装置。控制装置进行第1动作、第2动作、第3动作及第4动作。在第1动作中，使导电部的电位从第1电位变化为高于第1电位的第2电位。在第2动作中，使栅极电极的电位从第3电位变化为高于第3电位的第4电位。在第1动作及第2动作之后的第3动作中，使栅极电极的电位从第4电位变化为第3电位。在第3动作之后的第4动作中，使导电部的电位从第2电位变化为第1电位。

公开(公告)号：CN109524451A

公开(公告)日：2019-03-26

申请号：CN201810163425.2

申请日：2018-02-27

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 下村纱矢 ,  西口俊史 ,  加藤浩朗 ,  小林研也 ,  河野孝弘 ,  大野哲也

IPC: H01L29/06 ,  H01L21/336

Abstract: 本发明的实施方式提供栅极区域中的接触电阻低的半导体装置及其制造方法。实施方式的半导体装置具备第一导电型的漏极层、第一导电型的漂移层、第二导电型的基底区域、第一导电型的源极区域、场板电极、栅极区域和第三绝缘膜。漂移层被形成在漏极层的上表面。基底区域被形成在漂移层的上表面。场板电极在从源极区域的上表面贯通基底区域而到达漂移层的沟槽内沿着沟槽隔着第一绝缘膜而形成。栅极区域在沟槽内隔着第二绝缘膜形成，并且，形成为在沿着沟槽的方向上在上表面具有凹部的U形，在U形的双方的端部各自的上表面上，凹部侧即内侧的端部的位置比第二绝缘膜侧即外侧的端部的位置更高。第三绝缘膜在源极区域及栅极区域的上表面及凹部内形成。

公开(公告)号：CN107833919A

公开(公告)日：2018-03-23

申请号：CN201710377247.9

申请日：2017-05-25

Applicant: 株式会社东芝

Inventor： 小林研也 ,  松田哲朗 ,  桧森洋辅 ,  西口俊史

IPC: H01L29/78 ,  H01L29/40 ,  H01L21/336

CPC classification number: H01L29/407 ,  H01L21/26506 ,  H01L21/31111 ,  H01L21/823481 ,  H01L27/088 ,  H01L29/0653 ,  H01L29/401 ,  H01L29/41766 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/511 ,  H01L29/7813 ,  H01L29/66734

Abstract: 本发明的实施方式提供一种不轻易产生自接通现象的半导体装置及其制造方法。实施方式的半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第1电极、第2绝缘部、栅极电极及第2电极。第2绝缘部设置在第1电极之上。栅极电极设置在第2绝缘部之上。在栅极电极的下表面，设置有朝向上方凹陷的第1凹部及第2凹部。第1凹部在第1方向上位于第2凹部与第1侧面之间。第1凹部与第2凹部之间的第1方向上的距离比第1侧面与第1凹部之间的第1方向上的距离长。第2电极设置在第2半导体区域之上及第3半导体区域之上，与第2半导体区域、第3半导体区域及第1电极电连接。

公开(公告)号：CN106206733A

公开(公告)日：2016-12-07

申请号：CN201510445623.4

申请日：2015-07-27

Applicant: 株式会社东芝

Inventor： 小林研也

IPC: H01L29/78

CPC classification number: H01L29/402 ,  H01L29/0607 ,  H01L29/0649 ,  H01L29/407 ,  H01L29/42368 ,  H01L29/7813

Abstract: 本发明提供半导体装置。根据本发明的一实施方式，半导体装置具备：第1半导体区；第2半导体区；第3半导体区；第1电极，与第1半导体区电连接；第2电极，与第3半导体区电连接；第3电极，在相对于从第1电极朝向第2电极的第1方向交叉的第2方向上延伸；第4电极，相对于第3电极设于第1电极一侧，并在第2方向上延伸；和第1绝缘膜，设于第3电极与第1半导体区、第2半导体区、第3半导体区之间，以及第4电极与第1半导体区之间，在第4电极与第1半导体区之间具有第1绝缘区和第2绝缘区，第1绝缘区的第4电极与第1半导体区之间的宽度与第2绝缘区的第4电极与第1半导体区之间的宽度不同，第1绝缘区和第2绝缘区在第2方向上排列。

公开(公告)号：CN105990426A

公开(公告)日：2016-10-05

申请号：CN201510083377.2

申请日：2015-02-16

Applicant: 株式会社东芝

Inventor： 小林研也 ,  西口俊史

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L21/28008 ,  H01L29/407 ,  H01L29/42368 ,  H01L29/66734 ,  H01L29/7813

Abstract: 本发明涉及半导体装置及其制造方法。实施方式的半导体装置具备：第1半导体区域；在第1半导体区域之上选择性地设置了的第2半导体区域；在第2半导体区域之上选择性地设置的第3半导体区域；在第3半导体区域之上设置并且与第3半导体区域电连接的第1电极；与第1半导体区域电连接的第2电极；在第1半导体区域、第2半导体区域以及第3半导体区域中隔着绝缘膜设置的第3电极；以及被设置成相比于第3电极而更靠第2电极一侧，并且在第1半导体区域中隔着绝缘膜设置的第4电极。第4电极与第1半导体区域之间的绝缘膜具有在与从第3电极向第2电极的方向交叉的方向上的宽度不同的3个以上的区域。