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公开(公告)号：CN102664041A
公开(公告)日：2012-09-12
申请号：CN201210158560.0
申请日：2012-05-22
Applicant: 安徽大学
IPC: G11C11/413
Abstract: 一种基于BIST控制的可编程SRAM时序控制系统，包括BIST模块、控制单元以及含有可编程时序控制模块的SRAM模块，其特征是：可编程时序控制模块设有可编程读、写时序控制电路、字线WLL负载复制单元以及读、写位线负载复制单元，可编程读、写时序控制电路的输入为控制单元输出的读、写控制信号，可编程读、写时序控制电路的输出分别连接字线负载复制单元及读、写位线负载复制单元的输入，可编程读、写时序控制电路还输出Rref信号连接灵敏放大器时序控制电路的使能端，二级译码及字线驱动电路中字线WLL驱动复制单元的输出连接可编程读、写时序控制电路的时序端。
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公开(公告)号：CN102638247A
公开(公告)日：2012-08-15
申请号：CN201210069285.5
申请日：2012-03-16
Applicant: 安徽大学
Abstract: 本发明是有关于无晶振CMOS时钟产生方法及时钟产生电路，其中的方法包括：利用数控振荡器产生高频正弦振荡信号；将高频正弦振荡信号转换为单端模式输出的方波信号；根据预定分频比对所述方波信号进行降频处理，得到预定频率的时钟信号；调整时钟信号的占空比，使时钟信号的占空比满足预定时钟占空比要求并输出；其中数控振荡器中的可变电容阵列受控于频率锁定控制信息，频率锁定控制信息的设置方式包括：根据外部晶振的输出信号和降频处理后的时钟信号的频率差产生频率锁定控制信息。本发明能够使时钟产生电路的体积更小功耗更低，且可以利用低成本的CMOS技术在芯片内实现，从而提高了系统的集成度以及稳定性，降低了系统实现成本和功耗。
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公开(公告)号：CN1953206A
公开(公告)日：2007-04-25
申请号：CN200610097014.5
申请日：2006-10-27
Applicant: 安徽大学
IPC: H01L29/772 , H01L29/78 , H01L29/808 , H01L29/49
Abstract: 同质复合栅场效应晶体管，由栅端、源端、漏端和衬底构成场效应晶体管本体，在栅端与衬底之间为绝缘层，沟道形成在源端与漏端之间衬底上，源端在沟道左端延伸为浅源延伸区，漏端在沟道右端延伸为浅漏延伸区；其特征是栅端设置为同质复合栅，多晶硅栅，多晶硅栅的左右两部分分设为不同的导电类型，朝向源端的栅左部为P型多晶硅栅，朝向漏端的栅右部为N型多晶硅栅。本发明既可以得到很高的射频MOSFET驱动电流、跨导和截止频率，同时器件漏漂移区末端的最大场强、热电子效应和短沟道效应又可以得到很大的缓解。
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公开(公告)号：CN1165151C
公开(公告)日：2004-09-01
申请号：CN01113790.8
申请日：2001-07-12
Applicant: 安徽大学
Abstract: 一种脱机便携式扫描仪，由扫描头和控制电路构成，其特征是所述控制电路包括：CPU单元、存储单元、扫描头信号单元、扫描头开关单元以及采用直接通讯的RS-232接口及其电平转换电路。本发明是将扫描的图形、图象和文字数据进行存储，存储后的数据可随时输入计算机中做进一步处理。可脱离计算机独立完成扫描工作，适应性强、成本低、质量高。
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公开(公告)号：CN1480897A
公开(公告)日：2004-03-10
申请号：CN02138255.7
申请日：2002-09-08
Applicant: 安徽大学
Abstract: 基于DSP的高速便携式扫描仪，由扫描头和控制电路构成，其特征是采用DSP数字信号处理器；存储单元由DSP提供的18根地址线和16根数据线，分别接至闪存器Am29F400B的18根地址线和16根数据线管脚上；扫描头信号单元，由缓冲器74HC244为扫描信号电平整形，整形输出的串行CCD图像信号送至DSP的多通道缓冲串口接收管脚BDR0，并由DSP将该串行信号转换成16位并行信号，经DMA接收，暂存片内RAM中，然后送至数据总线D0－D15上。本发明可脱离计算机独立快速完成扫描工作，其适应性强、成本低、质量高。
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Patent Agency Ranking
公开(公告)号：CN115051698B
公开(公告)日：2025-02-18
申请号：CN202210695673.8
申请日：2022-06-20
Applicant: 安徽大学
IPC: H03K17/28 , H03K17/687
Abstract: 本发明涉及适用于低功耗芯片的延时电路、模块、芯片及延时方法。延时电路包括：缓冲器、级联的N个延时单元、N个漏电单元、N个负载电容。延时单元包括PMOS管PM1和NMOS管NM1，漏电单元包括PMOS管PM5。PM1的栅极和NM1的栅极连接并作为延时单元的输入端，PM1的源极和PM5的栅极连接，NM1的源极、负载电容的下极板和PM5的漏极连接，PM1的漏极、NM1的漏极、PM5的源极和负载电容的上极板连接作为延单元的输出端，缓冲器的输入端连接位于末级的延时单元的输出端。本发明在电压源上电或下电时，通过漏电单元自适应地及时将多余电荷泄放，从而保证正确的延时功能和延时大小。
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公开(公告)号：CN114863971B
公开(公告)日：2025-02-14
申请号：CN202210412408.4
申请日：2022-04-19
Applicant: 安徽大学 , 合肥市微电子研究院有限公司
IPC: G11C11/419
Abstract: 本发明公开了一种位线泄漏电流、灵敏放大器及存储器的控制电路，包括由8T SRAM存储单元构成的存储阵列和具有对称结构的四输入灵敏放大器，存储阵列的两对传输管分别与主位线对和副位线对连接；一列存储单元中连接同一侧存储节点的一根主位线和一根副位线分别与所述四输入灵敏放大器两侧的一个输入端连接，其中：所述四输入灵敏放大器中已与副位线连接的一侧的输入端与另一根主位线连接，已与主位线连接的一侧的输入端与另一根副位线连接。该电路结构在不增加更多控制信号的情况下，能够实时地检测并补偿位线泄漏电流；在位线泄漏电流很大的情况下，依然能够读出正确的数据，有很稳定的性能。
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公开(公告)号：CN113921058B
公开(公告)日：2025-01-10
申请号：CN202111064230.0
申请日：2021-09-10
Applicant: 安徽大学 , 合肥市微电子研究院有限公司
IPC: G11C11/417 , G11C13/00
Abstract: 本发明公开了一种8T2R非易失SRAM单元电路，包括两个阻变随机存取存储器RRAM构成的非易失数据存储电路，上方的阻变随机存取存储器UR和下方的阻变随机存取存储器BR；一个N型MOSFET和一个P型MOSFET构成的传输门电路，N型MOSFET记为NT，P型MOSFET记为PT；两个P型MOSFET与两个N型MOSFET构成两个反相器，并且这两个反相器的首尾相连，两个P型MOSFET分别记为左上拉晶体管LUT和右上拉晶体管RUT，两个N型MOSFET分别记为左下拉晶体管LDT和右下拉晶体管RDT，左侧访问晶体管LAT和右侧访问晶体管RAT构成6T‑SRAM的存储单元。该电路在SRAM的读、写和保持能力的基础上，增加了非易失单元RRAM，令SRAM具备掉电数据不丢失和上电数据恢复能力。
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公开(公告)号：CN118487600B
公开(公告)日：2024-09-24
申请号：CN202410947080.5
申请日：2024-07-16
Applicant: 安徽大学
Abstract: 本发明属于集成电路领域，具体涉及一种单端输入的精度可配置的SAR‑ADC及其芯片。支持对输入的信号电压按照不同的精度等级进行量化。该SAR‑ADC包括CDAC电容阵列、比较电路和异步逐次逼近逻辑电路三个部分，其中，CDAC电容阵列通过切换各个电容底极板的电压调整输出的参考电压VP的大小；比较电路采用带失调校准电路的两级比较器；异步逐次逼近逻辑电路用于对CDAC电容阵列的输出进行调整，并对比较电路的运行状态进行切换，进而使得整个电路对输出的信号电压的量化精度可以在3‑6bit的范围内进行自由配置。本发明解决了现有存内计算电路因依赖多种ADC电路来实现不同精度量化而带来的计算效率和功耗缺陷。
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公开(公告)号：CN118298872A
公开(公告)日：2024-07-05
申请号：CN202410719768.8
申请日：2024-06-05
Applicant: 安徽大学
IPC: G11C11/413 , G06F7/544 , G06F7/523
Abstract: 本发明属于集成电路技术领域，具体涉及一种输入权重比特位可配置的存内计算电路，以及对应的CIM芯片。该存内计算电路中包括：SRAM阵列、外围电路、关断控制模块、计算模块、传输控制模块、输入模块，以及输出模块。其中，SRAM阵列与外围电路配合能够实现SRAM电路的数据存储功能，而SRAM阵列配合其余各部分则可以实现多比特的带符号数和无符号数间的乘法运算。本发明中的计算单元和SRAM单元配合可以执行带符号数与单比特无符号数的乘法，通过挂载不同电容进行电荷分享又可以实现带符号数与多比特权重的乘法。电路工作原理与既有电路不同，并可以克服现有电路普遍存在的面积开销大，运算效率低、延迟和功耗较高的问题。
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