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公开(公告)号：CN118057618A
公开(公告)日：2024-05-21
申请号：CN202211457694.2
申请日：2022-11-18
Applicant: 上海华力集成电路制造有限公司
IPC: H01L29/06
Abstract: 本发明公开了一种HV器件，包括：栅介质层形成于第一沟槽中的栅介质层，形成于第二沟槽中的第二介质层，漏端浅沟槽隔离的第二侧面和第一沟槽的第一侧面对齐，第二沟槽的第二侧面和所述漏端浅沟槽隔离的第一侧面对齐。漏端高压扩散区形成于第一高压阱区中，漏端浅沟槽隔离位于漏端高压扩散区中；漏区形成于第二介质层的第一侧面外的漏端高压扩散区的表面区域中，沟道区由位于栅介质层底部的第一高压阱区组成。HV器件导通时，第二介质层用于增加沟道区和漏区之间的导通电流的深度。本发明还公开了一种HV器件的制造方法。本发明能降低漏端浅沟槽隔离特别是漏端浅沟槽隔离的底部尖端对导通电流的不利影响，从而能提高器件的可靠性。
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公开(公告)号：CN117133788A
公开(公告)日：2023-11-28
申请号：CN202311270337.X
申请日：2023-09-27
Applicant: 上海华力集成电路制造有限公司
IPC: H01L27/146
Abstract: 本发明提供一种CMOS图像传感器的双接触孔的形成方法，包括：提供一半导体结构；于半导体结构的表面形成自对准硅化物阻挡层及刻蚀阻挡层；于刻蚀阻挡层的表面形成层间介质层；刻蚀自对准硅化物阻挡层、刻蚀阻挡层及层间介质层以形成第一接触孔；于第一接触孔的底部形成Ti‑silicide层，并于其侧壁形成Ti层；于Ti‑silicide层及Ti层的表面形成第一TiN层，并于第一接触孔内填充第一填充层；于层间介质层的表面及第一填充层的表面形成硬掩膜层；刻蚀层间介质层及硬掩膜层以形成第二接触孔；于第二接触孔内填充第二填充层。通过本发明解决了以现有的工艺制备的接触孔易导致图像成像质量较差的问题。
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公开(公告)号：CN117096023A
公开(公告)日：2023-11-21
申请号：CN202311085944.9
申请日：2023-08-25
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/28 , H01L27/02 , H01L29/423
Abstract: 本发明提供一种基于高K金属栅平台的poly电阻形成方法，提供衬底，在衬底上形成有poly电阻区和器件区，poly电阻区与器件区上均形成有伪栅多晶硅层，伪栅多晶硅层的侧壁均形成有侧墙结构，在衬底上形成覆盖伪栅多晶硅层、侧墙结构的第一刻蚀停止层，形成覆盖第一刻蚀停止层的零层间介质层，研磨零层间介质层至伪栅多晶硅层裸露；在零层间介质层、伪栅多晶硅层上形成硬掩膜层，之后在硬掩膜层上形成第一光刻胶层，光刻打开第一光刻胶层使得poly电阻区中的硬掩膜层选择性地裸露，刻蚀去除裸露的硬掩膜层。本发明在高K金属栅制造工艺中为电路设计提供更多阻值选择，为设计复晶硅熔线结构的一次性写入提供了可行性。
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公开(公告)号：CN116406163A
公开(公告)日：2023-07-07
申请号：CN202310424147.2
申请日：2023-04-19
Applicant: 上海华力集成电路制造有限公司
Abstract: 本发明提供一种闪存器件的形成方法，方法包括：提供一半导体衬底，半导体衬底分为存储区与逻辑区，存储区包括源区区域及漏区区域，且位于存储区的半导体衬底内形成有存储浅沟槽；利用自对准注入工艺形成源区；于位于逻辑区的半导体衬底内形成外围浅沟槽；于存储浅沟槽及外围浅沟槽内形成填充层；于半导体衬底的存储区及逻辑区形成栅氧化层；于位于存储区的栅氧化层的表面形成第一栅极结构，并于位于逻辑区的栅氧化层的表面形成第二栅极结构；通过刻蚀第一栅极结构形成存储多晶硅栅，并通过刻蚀第二栅极结构形成外围多晶硅栅；通过离子注入工艺形成漏区。通过本发明解决了以现有的方法形成闪存器件时易产生光刻胶残留的问题。
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公开(公告)号：CN116156885A
公开(公告)日：2023-05-23
申请号：CN202111351581.X
申请日：2021-11-16
Applicant: 上海华力集成电路制造有限公司
Abstract: 本发明公开了一种半导体器件的制造方法，包括：步骤一、在半导体衬底上形成第一栅极结构；步骤二、进行第一次刻蚀工艺将第一栅极结构的至少一侧的半导体衬底刻蚀一定深度并形成第一凹槽；步骤三、进行应力记忆工艺，包括：步骤31、形成应力介质层，应力介质层覆盖在第一栅极结构的周侧表面并填充在第一凹槽中；步骤32、进行退火使应力介质层的应力转移到沟道区中。步骤33、去除应力介质层。本发明能增加应力介质层的应力向沟道区的转移的效果并从而能增加沟道载流子的迁移率；工艺简单，能方便加入到超级闪存的制造工艺中并从而有效改善闪存单元的读写操作性能。
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Patent Agency Ranking
公开(公告)号：CN115472604A
公开(公告)日：2022-12-13
申请号：CN202210685009.5
申请日：2022-06-14
Applicant: 上海华力集成电路制造有限公司
IPC: H01L27/02
Abstract: 本发明提供一种具有高维持电压、低触发电压的电阻电容耦合硅控整流器结构，包括P型衬底，P型衬底上形成有相邻的N阱和P阱；N阱与P型衬底交界处设有第一浅沟槽隔离，N阱上设有第二浅沟槽隔离，从第一浅沟槽隔离至第二浅沟槽隔离间的N阱依次形成有间隔设置的第一N型离子注入层和第一P型离子注入层；第一N型离子注入层上设有第一连接结构，用于引出阳极；P型衬底上形成有横跨N阱与P型衬底的交界处的第二P型离子注入层，第二浅沟槽隔离至第二P型离子注入层间的N阱上形成有栅极。本发明通过改变RC的值可以调控触发电压；具有较高的维持电压，并且通过改变过渡区的宽度来调控维持电压；具有更高的闩锁抗性。
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公开(公告)号：CN119943820A
公开(公告)日：2025-05-06
申请号：CN202510008245.7
申请日：2025-01-02
Applicant: 上海华力集成电路制造有限公司
IPC: H01L23/538 , H01L23/64 , H01L21/60
Abstract: 本发明公开了一种改善高压集成工艺中低压器件性能的工艺集成方法中，采用如下步骤形成中低压器件栅氧化层：步骤一、形成中压栅氧化层。步骤二、按照工作电压大小依次形成各种低压器件的低压栅氧化层；形成选中低压器件的低压栅氧化层的分步骤包括：步骤21、将选中低压区中的中压栅氧化层去除；未选择低压区中的中压栅氧化层或已形成的低压栅氧化层保留。步骤22、形成选中低压器件对应的低压栅氧化层；在第一氧化工艺中，工作电压小于选中低压器件的各低压器件对应的低压区中的中压栅氧化层的厚度会增加。重复步骤21和22直至各种低压器件的低压栅氧化层都已经形成。本发明能减少各低压区的场氧化层的消耗以及降低各低压区的有源区表面的粗糙度。
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公开(公告)号：CN115274650A
公开(公告)日：2022-11-01
申请号：CN202210669460.8
申请日：2022-06-14
Applicant: 上海华力集成电路制造有限公司
IPC: H01L27/02
Abstract: 本发明提供一种具有均匀导通路径的可控低触发电压硅控整流器结构，包括P型衬底，P型衬底上形成有相邻的N阱和P阱；N阱上设有依次间隔分布的第、二浅沟槽隔离，第一、二浅沟槽隔离间形成有第一N型离子注入层，第二浅沟槽隔离的一侧形成有第一栅极、第一、二P型离子注入层；P阱上设有依次间隔分布的第三、四浅沟槽隔离，第三、第四浅沟槽隔离间形成有第三P型离子注入层；第二P型离子注入层和第二N型离子注入层间设有第五浅沟槽隔离，使得第二P型离子注入层和第二N型离子注入层两者相靠近的一侧分别交叉对半横跨过N阱和P阱的交界处。本发明可以降低触发电压；提高维持电压；调整触发电压。
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公开(公告)号：CN115036305A
公开(公告)日：2022-09-09
申请号：CN202210669551.1
申请日：2022-06-14
Applicant: 上海华力集成电路制造有限公司
IPC: H01L27/02
Abstract: 本发明提供一种具有高维持电压低触发电压的RC耦合硅控整流器结构，包括P型衬底，P型衬底上形成有相邻的N阱和P阱；N阱与P型衬底交界处设有第一浅沟槽隔离，N阱上设有第二浅沟槽隔离，从第一浅沟槽隔离至第二浅沟槽隔离间的N阱依次形成有第一N型离子注入层和第一P型离子注入层；第一N型离子注入层上设有第一连接结构，用于引出阳极；P型衬底上形成有横跨N阱与P型衬底的交界处的第二P型离子注入层，第二浅沟槽隔离至第二P型离子注入层间的N阱上形成有栅极。本发明通过改变RC的值可以调控触发电压；具有较高的维持电压；更低的触发电压和更高的维持电压使得新结构具有更高的闩锁抗性。
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公开(公告)号：CN109659297A
公开(公告)日：2019-04-19
申请号：CN201811553646.7
申请日：2018-12-19
Applicant: 上海华力集成电路制造有限公司
IPC: H01L23/544 , H01L27/11517 , H01L29/423
Abstract: 本发明涉及一种闪存控制栅极板间电容的晶圆允收测试图形，涉及半导体集成电路，通过将控制栅极板设计为U形控制栅，同一行的每个漏区或同一行的每个源区两侧的控制栅连接在一起实现等电位；通过将第一金属线单元与第一焊盘设计为U形结构，将第二金属线单元与第二焊盘设计为U形结构，并将第一金属线单元和第二金属线单元设计为其长度方向与控制栅极板的长度方向垂直，第一金属线单元将奇数控制栅极板并联在一起连接到第一焊盘,第二金属线单元将偶数控制栅极板并联在一起连接到第二焊盘，使得控制栅极板间的电容测试更加准确，并可监控工艺中控制栅与控制栅之间的填充情况。
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