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公开(公告)号：CN111258495A
公开(公告)日：2020-06-09
申请号：CN201910840521.0
申请日：2019-09-05
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器设备包括：多个存储体组，被配置为被并行访问；内部存储器总线，被配置为从多个存储体组的外部接收外部数据；以及第一计算电路，被配置为：在多个第一周期中的每个第一周期期间从多个存储体组中的第一存储体组接收内部数据，在多个第二周期中的每个第二周期期间通过内部存储器总线来接收外部数据，第二周期短于第一周期，并且在每个第二周期期间针对内部数据和外部数据执行存储器中处理(PIM)算术运算。
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公开(公告)号：CN110390388A
公开(公告)日：2019-10-29
申请号：CN201811405971.9
申请日：2018-11-23
Applicant: 三星电子株式会社
IPC: G06N3/063 , H01L23/498 , H01L23/535 , H01L23/48
Abstract: 提供了具有三维堆叠结构的神经形态电路和包括该神经形态电路的半导体装置。半导体装置包括包含一个或更多个突触核心的第一半导体层，每个突触核心包括被布置为执行神经形态计算的神经电路。第二半导体层堆叠在第一半导体层上，并包括在突触核心之间形成物理传输路径的互连件。第三半导体层堆叠在第二半导体层上并包括一个或更多个突触核心。形成至少一个贯通电极，信息通过所述至少一个贯通电极在第一半导体层至第三半导体层之间传输。来自第一半导体层中的第一突触核心的信息经由一个或更多个贯通电极和第二半导体层的互连件传输到第三半导体层中的第二突触核心。
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公开(公告)号：CN107958679A
公开(公告)日：2018-04-24
申请号：CN201710953332.5
申请日：2017-10-13
Applicant: 三星电子株式会社 , 首尔大学校产学协力团 , 威斯康星校友研究基金会
CPC classification number: G11C7/1057 , G11C7/1063 , G11C7/1084 , G11C7/109 , G11C8/10
Abstract: 提供了存储器模块和用于存储器模块的处理数据缓冲器。存储器模块包括存储器装置、命令/地址缓冲装置和处理数据缓冲器。存储器装置包括：存储器单元阵列；第一输入/输出端子组，每个端子被配置为接收第一命令/地址位；第二输入/输出端子组，每个端子被配置为接收数据位和第二命令/地址位两者。命令/地址缓冲装置被配置为向第一输入/输出端子组输出第一命令/地址位。处理数据缓冲器被配置为向第二输入/输出端子组输出数据位和第二命令/地址位。存储器装置被配置为使得第一命令/地址位、第二命令/地址位和数据位均用来访问存储器单元阵列。
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公开(公告)号：CN107527642A
公开(公告)日：2017-12-29
申请号：CN201710456913.8
申请日：2017-06-16
Applicant: 三星电子株式会社
CPC classification number: G11C11/4091 , G11C5/025 , G11C5/04 , G11C8/12 , G11C11/4087 , G11C11/4093 , G11C11/4097 , G11C2207/107 , G11C7/12 , G11C7/18 , G11C8/08 , G11C8/10 , G11C8/14
Abstract: 本发明涉及一种存储器器件和存储器模块。所述存储器器件可包括：连接至字线和位线的存储器单元；第一位线感测放大器，其通过位线连接至存储器单元，并且构造为放大位线的信号；以及第二位线感测放大器，其邻近于第一位线感测放大器布置，并且不连接至位线。可通过从处理器接收的地址选择第二位线感测放大器，并且可根据从处理器接收的命令将数据存储在第二位线感测放大器中或者从第二位线感测放大器输出数据。在本文所述的一些方面，存储器器件可包括高速操作的缓冲存储器，从而提高了存储器模块的性能。
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