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公开(公告)号：CN106710630A
公开(公告)日：2017-05-24
申请号：CN201611264134.X
申请日：2016-12-30
申请人： 合肥恒烁半导体有限公司
IPC分类号： G11C16/30
CPC分类号： G11C16/30
摘要： 本发明公开了一种适用NOR闪存芯片的分散式高压电荷泵，其包括：控制开关，用于控制低频时钟产生器；低频时钟产生器和分频器用于产生一个周期为毫秒级别的时钟信号；脉冲产生器，用于产生占空比0.1％的脉冲，控制电荷泵的工作；电荷泵，用于产生电路所需的高压。本发明平均功耗低，并且可以用相对较小的面积满足高频读写对高压电荷泵的启动时间要求。
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公开(公告)号：CN106685402A
公开(公告)日：2017-05-17
申请号：CN201611263437.X
申请日：2016-12-30
申请人： 合肥恒烁半导体有限公司
IPC分类号： H03K19/20 , H03K19/0944
CPC分类号： H03K19/20 , H03K19/0944
摘要： 本发明公开了一种四输入端组合逻辑电路的晶体管级实现方案的电路，其包括第一三极管等，第一三极管的漏极与正极电源相连，第一三极管的栅极与第五三极管的栅极相连，第一三极管的源极与第二三极管的漏极相连，第二三极管的栅极与第六三极管的栅极相连，第二三极管的源极与第三三极管的漏极相连，第三三极管的栅极与第七三极管的栅极相连，第三三极管的源极与第四三极管的漏极相连。本发明保证逻辑电路内逻辑功能的同时削减电路中所使用的晶体管数目，取得了降低电路中的信号延迟及降低电路成本的效果。
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公开(公告)号：CN106685397A
公开(公告)日：2017-05-17
申请号：CN201611260691.4
申请日：2016-12-30
申请人： 合肥恒烁半导体有限公司
IPC分类号： H03K19/20 , H03K19/094
CPC分类号： H03K19/20 , H03K19/094
摘要： 本发明公开了一种六输入端组合逻辑电路的晶体管级实现方案的电路，其包括第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管、第七三极管、第八三极管、第九三极管、第十三极管、第十一三极管、第十二三极管，第一三极管的漏极与第八三极管的漏极连接，第一三极管的栅极与第六三极管的栅极连接，第一三极管、第八三极管的源极与第二三极管的漏极连接，第二三极管的栅极与第九三极管的栅极连接，第二三极管的源极与第三三极管的漏极连接，第三三极管的栅极与第十三极管的栅极连接，第三三极管的源极与第四三极管的漏极连接等，本发明削减晶体管数目，达到了降低晶体管数目的目的，最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。
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公开(公告)号：CN106685396A
公开(公告)日：2017-05-17
申请号：CN201611260561.0
申请日：2016-12-30
申请人： 合肥恒烁半导体有限公司
IPC分类号： H03K19/20 , H03K19/094
CPC分类号： H03K19/20 , H03K19/094
摘要： 本发明公开了一种六输入端组合逻辑电路的晶体管级实现方案的电路，其包括第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管等，第一三极管的栅极与第七三极管的栅极连接，第一三极管的源极、第二三极管的源极、第三三极管的源极分别都与第四三极管的漏极、第五三极管的漏极与第六三极管的漏极连接，第一三极管的漏极、第二三极管的漏极、第三三极管的漏极相连接等。本发明所要解决的技术问题是提供一种六输入端组合逻辑电路的晶体管级实现方案的电路，其削减晶体管数目，达到了降低晶体管数目的目的，最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。
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公开(公告)号：CN106601304A
公开(公告)日：2017-04-26
申请号：CN201611261988.2
申请日：2016-12-31
申请人： 合肥恒烁半导体有限公司
IPC分类号： G11C29/12
CPC分类号： G11C29/12005
摘要： 本发明提供了一种NOR存储芯片校验过程中的防漏电方法，包括以下步骤：步骤一、擦写结束后，校验开始前，打开小负压电路使能信号，准备好小负压通路；步骤二、在校验过程中，连在同一根位线上的存储单元，除了被校验的单元，其他所有存储单元的字线上都加上一个小负压，小负压由存储单元的擦特性决定，比擦过的存储单元能达到的最低阈值更低，确保每次校验有且仅有选中的单元有电流导通；步骤三，被校验的单元字线加校验电压，由位线上的电流决定校验结果。本发明杜绝了漏电流的产生，极大提升了擦写校验的针对性，从而可以更加精确的控制擦写的程度。
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公开(公告)号：CN106601293A
公开(公告)日：2017-04-26
申请号：CN201611181783.3
申请日：2016-12-20
申请人： 合肥恒烁半导体有限公司
CPC分类号： G11C16/14 , G11C16/0408
摘要： 本发明公开了一种处理FLASH存储器中数据的方法，包括以下步骤：S10、将一块存储阵列划分成2n行*m列存储单元，至少由一块存储阵列构成一个FLASH存储器；所述FLASH存储器包括NOR FLASH存储器和NAND FLASH存储器；S30、在所述FLASH存储器中擦除数据时，对间隔设置行上的存储单元进行数据擦除处理。本发明采用间隔行擦除方式，使得处于擦除状态中的存储单元，两侧均受到因处于非擦除状态中的存储单元电压耦合影响；从而保证FLASH存储器中整体擦除速度一致，以及确保FLASH存储器中数据擦除准确性。
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公开(公告)号：CN104934068A
公开(公告)日：2015-09-23
申请号：CN201510393448.9
申请日：2015-07-07
申请人： 合肥恒烁半导体有限公司
发明人： 刁静
摘要： 本发明公开了一种NAND型闪存存储器读取操作时的字线电压生成电路，包括第一电压生成电路、第二电压生成电路和字线电压生成电路；所述第一电压生成电路生成不随温度变化的第一电压；所述第二电压生成电路生成具有正温度系数的第二电压；所述字线电压生成电路对所述第一电压和第二电压进行运算得到具有负温度系数的字线电压并输出。本发明的一种NAND型闪存存储器读取操作时的字线电压生成电路能够生成具有负温度系数的字线电压，且字线电压的负温度系数在-1.5mV/℃附近可调，从而在对NAND型闪存存储器进行读取操作时，能够补偿NAND型闪存存储器的存储单元的负温度系数阈值电压，提高NAND型闪存存储器读取操作的准确性。
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公开(公告)号：CN113110954A
公开(公告)日：2021-07-13
申请号：CN202110442600.3
申请日：2021-04-23
申请人： 合肥恒烁半导体有限公司
IPC分类号： G06F11/10
摘要： 本发明涉及数据处理技术领域，公开了一种CRC码并行计算方法、装置及其应用，其中方法包括获取CRC生成多项式，处理生成一校验基准矩阵，并对第一组数据进行计算处理生成第一CRC校验码，将其与第二组数据执行异或操作，并基于校验基准矩阵对异或结果计算处理生成第二CRC校验码，依次对后续组数据重复执行上一步骤，并将最终生成的CRC校验码作为待编码数据的CRC校验码输出，本发明实现了对多位数据进行并行实时的CRC码计算，其步骤简单，无需消耗大量逻辑资源，不仅可以在一个时钟周期内计算多位数据的CRC码，也可以改变CRC多项式的位宽，大大提高了灵活性和兼容性，特别匹配满足存储装置读写数据的特殊性要求。
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公开(公告)号：CN110783311B
公开(公告)日：2021-04-27
申请号：CN201911093938.1
申请日：2019-11-11
申请人： 合肥恒烁半导体有限公司
IPC分类号： H01L23/538 , H01L21/768 , H01L27/11548 , H01L27/11521 , H01L27/11526
摘要： 本发明涉及半导体制造技术领域，公开了一种闪存电路及其制备方法，该闪存电路包括晶圆本体、设置在晶圆本体第一表面侧的第一器件结构层、设置在晶圆本体第二表面侧的第二器件结构层；第一器件结构层中设置有存储阵列电路模块，第二器件结构层中设置有外围控制电路模块，存储阵列电路模块与外围控制电路模块通过上层金属层和导电通道实现电路连接，构成完整功能的闪存电路，制备方法包括在同一块晶圆正反面分别制备存储阵列电路模块与外围控制电路模块，并形成连接通道，本发明可以有效地降低单芯片的面积、降低晶圆表面的缺陷概率从而降低单芯片的成本，提升芯片的市场竞争力。
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公开(公告)号：CN112650091A
公开(公告)日：2021-04-13
申请号：CN202011020538.0
申请日：2020-09-25
申请人： 合肥恒烁半导体有限公司
IPC分类号： G05B19/042
摘要： 本发明公开了一种MCU芯片接口电路，包括主板，所述主板上安装有MCU芯片组、有线接口控制模块和无线感应接口控制模块，MCU芯片组分别连接有线接口控制模块和无线感应接口控制模块，所述主板外侧安装有线接口和感应接口，所述有线接口包括第一有线接口、第二有线接口和第三有线接口，所述感应接口包括第一感应接口、第二感应接口和第三感应接口；本发明中，MCU芯片组控制有线接口控制模块和无线感应接口控制模块，工作时，有线接口可以通过数据线与其他设备连接，进行数据传输，无线感应接口利用电磁感应原理，可以接收到附近的电磁信号，并通过天线收发数据，实现无线数据传输，当数据从无线感应接口发出时，电路利用电磁线圈输出高电平信号。
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