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公开(公告)号：CN112164719A
公开(公告)日：2021-01-01
申请号：CN202010888774.8
申请日：2020-08-28
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/78 , H01L29/40 , H01L21/336
Abstract: 本发明提供一种具有等势浮空槽的低阻器件，包括：第一导电类型半导体衬底、第一导电类型阱区、第一导电类型源端重掺杂区，第二导电类型漂移区、第二导电类型阱区、第二导电类型源端重掺杂区，第二导电类型漏端重掺杂区，第一介质氧化层、第二介质氧化层、第三介质氧化层，浮空场板多晶硅电极、控制栅多晶硅电极，源极金属，漏极金属，金属条；第一介质氧化层和浮空场板多晶硅电极构成纵向浮空场板，分布在整个第二导电类型漂移区中；在相同长度下，介质层能够承受更高的击穿电压，同时浮空电极能够调制漂移区电势分布，使得电势分布均匀，进一步提高了器件耐压，浮空场板辅助耗尽还可以提高漂移区注入剂量，从而降低比导通电阻。
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公开(公告)号：CN106952809A
公开(公告)日：2017-07-14
申请号：CN201710202896.5
申请日：2017-03-30
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L21/316 , H01L21/265 , H01L29/06 , H01L29/36
CPC classification number: H01L21/02238 , H01L21/26506 , H01L29/0607 , H01L29/0684 , H01L29/36
Abstract: 本发明提供一种SOI低阻横向高压器件及其制造方法，包括以下步骤：以SOI为衬底，形成N型线性变掺杂厚SOI层与薄硅层漂移区、形成薄硅层区即厚介质层、形成Pwell区；形成Nwell区、形成栅氧化层、形成多晶硅栅电极、形成N条、形成P条、进行第一P型重掺杂区、第一N型重掺杂区以及第二N型重掺杂区的注入，形成欧姆接触，引出电极第一层接触孔刻蚀，淀积铝金属，形成源极接触电极与漏极接触电极；该制造方法与传统工艺兼容性好，具有普适性，制造出的器件能够有效地减小器件面积、降低器件成本；利用本发明所述的方法制备的SOI低阻横向高压器件，可实现BV＝950V，Ron，sp＝153Ω·cm2。
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公开(公告)号：CN106847883A
公开(公告)日：2017-06-13
申请号：CN201710108735.X
申请日：2017-02-27
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/06 , H01L21/331 , H01L29/739
CPC classification number: H01L29/7393 , H01L29/0619 , H01L29/0623 , H01L29/66325
Abstract: 本发明提供一种可抑制Snapback现象的SOI‑LIGBT器件及其制造方法，其元胞结构包括衬底、埋氧层、厚介质层、厚硅层漂移区、P阱区、P型重掺杂发射极区、第一N型重掺杂区、N型buffer区、P型重掺杂集电极区、第二N型重掺杂区、集电极介质阻挡层、集电极接触电极、超薄顶层硅漂移区、P发射极接触电极、栅氧化层、多晶硅栅、P条、N条，N条与P条在Z方向上交替设置在厚硅层漂移区中，本发明通过采用超薄顶层硅漂移区增强埋层电场提高SOI器件的纵向击穿电压；采用厚硅层漂移区来降低器件比导通电阻，对超薄顶层硅漂移区和厚硅层漂移区分别采用横向线性变掺杂调整表面电场分布，使其在保持器件高的击穿电压的同时极大地降低了比导通电阻。
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公开(公告)号：CN103165678B
公开(公告)日：2015-04-15
申请号：CN201310077827.8
申请日：2013-03-12
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
Abstract: 一种超结LDMOS器件，属于半导体功率器件领域。本发明在传统超结LDMOS器件的P型衬底中嵌入均匀分布的N+岛，并在有源区和衬底之间加入一层P型电场屏蔽埋层。其中N+岛（2）能通过增强体内电场来提高器件的纵向耐压，同时产生额外的电荷来消除衬底辅助耗尽效应，从而提高器件的击穿电压；P型电场屏蔽埋层（3）可屏蔽源端附近N+岛（2）产生的高电场，降低源区附近电场峰值，并且与N型缓冲层形成超结，加上本身的超结漂移区，使得器件具有多重超结结构，从而有效改善体内的电场分布，提高器件的击穿电压，并同时通过提高漂移区的掺杂浓度来降低器件的比导通电阻，最终达到有效减小器件面积、降低器件成本的目的。
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公开(公告)号：CN116825813A
公开(公告)日：2023-09-29
申请号：CN202310760768.8
申请日：2023-06-26
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
Abstract: 本发明提供一种横向高压功率器件的槽型终端结构，包括直线结终端结构和曲率结终端结构；包括漏极N+接触区、Nwell区、N型漂移区、P型衬底、栅极多晶硅、栅氧化层、Pwell区、源极P+接触区、源极N+接触区、介质槽、P型槽底注入区；通过刻槽来引入P型槽底杂质注入，由于电荷平衡，原来由N型漂移区内指向pwell区的电场线，终结到槽底部的P型槽底注入区，从来增大了终端结构指头区域的曲率结，缓解了因曲率半径小而导致的提前击穿情况，而且介质槽使得该连接处不再有电荷的运动，也能够避免电场线的集中造成的器件提前击穿，并且该结构可以将指头的面积变小，有利于减小芯片面积。
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Patent Agency Ranking
公开(公告)号：CN111816707B
公开(公告)日：2022-03-08
申请号：CN202010888944.2
申请日：2020-08-28
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/78 , H01L29/40 , H01L21/336
Abstract: 本发明提供一种消除体内曲率效应的等势降场器件及制造方法，包括元胞区与终端区。元胞区中，第一介质氧化层和多晶硅电极构成纵向浮空场板，所述纵向浮空场板分布在整个第二导电类型漂移区中，漏端以相同工艺引入多晶硅电极与漏极相连的纵向场板。本发明中纵向浮空场板辅助耗尽漂移区，提高了器件耐压。但由于靠近漏端的纵向浮空场板钳位了体内电势，使得等势线在槽底集中，造成了器件的提前击穿。漏端纵向场板与漏极相连，将漏端高电位引入器件体内，消除了体内曲率效应，进一步提高器件耐压。终端区中，纵向浮空场板呈环形承担大部分耐压，漏端的纵向场板形成半圆状阵列，缓解了因曲率增大而导致的靠近漏端的槽底电场的进一步提高。
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公开(公告)号：CN112164718A
公开(公告)日：2021-01-01
申请号：CN202010888222.7
申请日：2020-08-28
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明提供一种具有控制栅保护层的分离栅器件及其制造方法，包括第一导电类型衬底，第一导电类型漂移区，第二导电类型阱区，重掺杂第一导电类型区，重掺杂第二导电类型区，第二导电类型区，第一介质氧化层，第二介质氧化层，第三介质氧化层，第四介质氧化层，第五介质氧化层，控制栅多晶电极，分离栅多晶电极，源极金属接触；所述第二导电类型区位于重掺杂第二导电类型区下方作为控制栅保护层，在关态耐压时将原本指向控制栅的电场线转移至该第二导电类型区的电离负电荷，成功降低了控制栅靠近漂移区位置的电场峰值，消除了该处可能存在的提前击穿。
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公开(公告)号：CN111969042A
公开(公告)日：2020-11-20
申请号：CN202010887963.3
申请日：2020-08-28
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/06 , H01L29/78 , H01L29/786 , H01L21/336
Abstract: 本发明提供一种具有高深宽比体内超结的横向高压器件及其制造方法，包括：第一导电类型漂移区、深槽区域，通过深槽槽底注入形成与第二导电类型衬底相连的第二导电类型区，位于漂移区两侧的第一和第二导电类型阱区和重掺杂区，位于器件表面的控制栅多晶硅电极、第一和第二介质氧化层。所述深槽通过硬掩模层Hard Mask保护刻蚀得到，然后槽底注入得到第二导电类型区与槽底两侧的漂移区一起形成体内超结，并维持电荷平衡，优化了器件体内场，并提供体内低阻通路；超结条宽和深度由深槽刻蚀宽度和深度决定，可以得到高深宽比的体内超结结构。本发明提出的结构提优化了体内场提高器件耐压，同时供了体内低阻通路，进一步降低比导通电阻。
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公开(公告)号：CN117153882A
公开(公告)日：2023-12-01
申请号：CN202310938174.1
申请日：2023-07-27
Applicant: 电子科技大学
Abstract: 本发明提供一种SOI基匀场高压PMOS器件及其制造方法，包括：第一导电类型半导体衬底、第一导电类型漂移区、第一导电类型阱区、第一导电类型半导体接触区，第二导电类型阱区、第二导电类型半导体接触区，介质氧化层、体内埋氧层，浮空场板多晶硅电极、控制栅多晶硅电极，源极通孔、漏极通孔、漂移区金属通孔，源极金属、漏极金属、金属条，本发明提出了一种全新的P掺杂耗尽机制，在PMOS中引入了新的电荷平衡，解决了PMOS由于衬底低电位，会导致埋层上部积累大量空穴，使衬底无法辅助耗尽以致PMOS耐压低的问题，极大地增加了P区掺杂浓度，提升器件耐压，降低比导通电阻，实现高压CMOS结构。
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公开(公告)号：CN117080241A
公开(公告)日：2023-11-17
申请号：CN202310944642.6
申请日：2023-07-28
Applicant: 电子科技大学
Abstract: 本发明提供一种集成器件的等电容分压终端结构，包括：第一导电类型半导体衬底、第一导电类型阱区、第一导电类型源接触区，第二导电类型漂移区、第二导电类型阱区、第二导电类型源接触区，第二导电类型漏接触区；槽介质层、栅氧化层、场氧化层；漂移区多晶硅电极、栅多晶硅；通孔，金属等势环；终端把纵向场板部分断开，形成连续的纵向场板与分立的纵向场板，通过改变加电位电容极板面积来改变电容差异。其中分立的纵向场板通过通孔接电位到等势环，连续的纵向场板浮空，浮空的连续纵向场板间电容相当于每两个分立纵向场板之间的串联电容，从而使每个等势环上整体的电容差异减小，有利于电容耦合均匀分压，有利于避免终端的提前击穿。
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