公开(公告)号：CN108962308A

公开(公告)日：2018-12-07

申请号：CN201810326952.0

申请日：2018-04-12

Applicant: 瑞萨电子株式会社

Inventor： 高桥弘行 ,  松重宗明

IPC: G11C11/4074 ,  G11C7/06

Abstract: 本发明涉及半导体集成电路装置及半导体装置。即使在受驱动电路具有大型负载时，小型降压驱动器电路也可以以高速向受驱动电路供应内部电位。一种半导体集成电路装置，包括：降压驱动器电路，向由低于从外部电源供应的外部电位的内部电位驱动的受驱动电路供应内部电位。降压驱动器电路包括NMOS晶体管和驱动器电路，NMOS晶体管的漏极耦合到外部电源端子，源极耦合到受驱动电路的电压供应点，外部电源端子耦合到外部电源，驱动器电路用于驱动NMOS晶体管的栅极。

公开(公告)号：CN105895145A

公开(公告)日：2016-08-24

申请号：CN201510232509.3

申请日：2015-05-08

Applicant: 瑞萨电子株式会社

Inventor： 高桥弘行

IPC: G11C11/4074 ,  G11C11/408 ,  G11C11/4091 ,  H01L27/108

Abstract: 本发明提供了一种半导体器件，其包括：包括以矩阵设置的多个存储器单元的存储器单元阵列；以及与所述存储器单元阵列相邻的周边电路。所述存储器单元中的每一个包括：电容元件，包括具有在与基板的主表面垂直的方向上延伸的柱面形状的下电极；以及设置在所述电容元件与位线之间的开关晶体管，所述开关晶体管的接通/关断基于字线的电势来控制。所述周边电路包括在与所述主表面平行的水平方向上与所述下电极相邻并被供给固定电势的信号线、或分别被供给互补电势的一对信号线。

公开(公告)号：CN102737708B

公开(公告)日：2016-06-22

申请号：CN201210107101.X

申请日：2012-04-12

Applicant: 瑞萨电子株式会社

Inventor： 高桥弘行 ,  木藤亮隆

IPC: G11C11/4063

CPC classification number: G11C5/06 ,  G11C5/02 ,  G11C11/4094 ,  G11C11/4097 ,  G11C11/4099 ,  H01L27/0207 ,  H01L27/088 ,  H01L27/105 ,  H01L27/10885 ,  H01L27/10897

Abstract: 本发明公开了一种半导体存储器件。当共享多个扩散层以便节省半导体集成电路的面积时，改变耦合到这些扩散层的布线的寄生容量。不管怎样，提供了彼此平衡耦合到扩散层的成对布线的容性负载的半导体布局。耦合到相应的成对布线的扩散层交替地布置或交错以彼此平衡成对布线的相应的容性负载。

公开(公告)号：CN102737708A

公开(公告)日：2012-10-17

申请号：CN201210107101.X

申请日：2012-04-12

Applicant: 瑞萨电子株式会社

Inventor： 高桥弘行 ,  木藤亮隆

IPC: G11C11/4063

CPC classification number: G11C5/06 ,  G11C5/02 ,  G11C11/4094 ,  G11C11/4097 ,  G11C11/4099 ,  H01L27/0207 ,  H01L27/088 ,  H01L27/105 ,  H01L27/10885 ,  H01L27/10897

Abstract: 本发明公开了一种半导体存储器件。当共享多个扩散层以便节省半导体集成电路的面积时，改变耦合到这些扩散层的布线的寄生容量。不管怎样，提供了彼此平衡耦合到扩散层的成对布线的容性负载的半导体布局。耦合到相应的成对布线的扩散层交替地布置或交错以彼此平衡成对布线的相应的容性负载。

公开(公告)号：CN101329899B

公开(公告)日：2012-06-13

申请号：CN200810108820.7

申请日：2008-05-26

Applicant: 瑞萨电子株式会社

Inventor： 高桥弘行 ,  中川敦

IPC: G11C11/4074 ,  G11C11/406

Abstract: 本发明涉及使用多个电源电压的半导体器件。所述半导体器件包括：第一存储器(2)；以及电压调整部(5)，其被配置为接收第一电压、比所述第一电压高的第二电压和比所述第二电压高的第三电压。所述第一存储器(2)包括：存储器单元(26)，其被配置为连接到字线和位线；字线驱动电路(21)，其被配置为驱动所述字线；以及读出放大器(SA)，其被配置为感测在所述存储器单元(26)中存储的信息。所述电压调整部(5)包括：电压修改电路(10)，其被配置为以预定模式降低或者升高所述第三电压，以产生比所述第二电压高的第四电压，并且向所述读出放大器(SA)或者所述字线驱动电路(21)供应所述第四电压。