公开(公告)号：CN111613675B

公开(公告)日：2023-11-28

申请号：CN201910739050.4

申请日：2019-08-12

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 大野哲也 ,  加藤浩朗 ,  小林研也 ,  西口俊史 ,  下村纱矢

IPC: H01L29/78 ,  H01L29/40 ,  H01L29/06

Abstract: 实施方式的半导体装置具有第1电极、第1导电型的第1半导体区域、第2导电型的多个第2半导体区域、第1导电型的多个第3半导体区域、第1导电部、栅极电极及第2电极。多个第2半导体区域设置于第1半导体区域的上方。多个第3半导体区域分别选择性地设置于多个第2半导体区域的上方。第1电极隔着第1绝缘部而设置于第1半导体区域中。栅极电极设置于第1导电部及第1绝缘部的上方，并与第1导电部分离。栅极电极具有第1电极部分及第2电极部分。第2电极部分在第1方向上位于第1电极部分与多个第3半导体区域中的另一个第3半导体区域之间。在第1电极部分与第2电极部分之间设置有包含空隙的第2绝缘部。

公开(公告)号：CN111584632B

公开(公告)日：2023-11-10

申请号：CN201910716710.7

申请日：2019-08-05

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 加藤浩朗 ,  西胁达也 ,  大麻浩平 ,  西口俊史

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/06

Abstract: 实施方式的半导体装置具备包括第1导电型的第1半导体层的半导体部、设置于半导体部上的第1电极、配置于在半导体部设置的沟槽的内部的控制电极、以及设置于半导体部上并与控制电极电连接的第2电极。控制电极具有：半导体部与第1电极之间的第1部分、半导体部与第2电极之间的第2部分及与第1及第2部分相连的第3部分。半导体部还包括第2导电型的第2半导体层、第1导电型的第3半导体层、及第2导电型的第4半导体层。第2半导体层设置于第1半导体层上，第3半导体层选择性地设置于第2半导体层与第1电极之间。第4半导体层选择性地设置于第2半导体层上，沿着第3部分及第2部分延伸，包含比第2半导体层高浓度的第2导电型杂质。

公开(公告)号：CN110137255B

公开(公告)日：2022-10-04

申请号：CN201810756069.5

申请日：2018-07-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 西口俊史

IPC: H01L29/78 ,  H01L29/417 ,  H01L29/08 ,  H01L21/336 ,  H01L29/739

Abstract: 根据一个实施方式，半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、栅极电极以及导电部。第2半导体区域设置在第1半导体区域之上。第3半导体区域设置在第2半导体区域之上。栅极电极在与从第2半导体区域朝向第3半导体区域的第1方向垂直的第2方向上，隔着栅极绝缘层而与第1半导体区域的一部分、第2半导体区域以及第3半导体区域对置。导电部具有第1部分以及第2部分。第1部分在第2方向上与第2半导体区域的一部分并排。第2部分在第2方向上与第3半导体区域的至少一部分并排。第1部分的第2方向上的长度比第2部分的第2方向上的长度长。导电部与第2半导体区域及第3半导体区域电连接。

公开(公告)号：CN114188415A

公开(公告)日：2022-03-15

申请号：CN202110136019.9

申请日：2021-02-01

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 马场祥太郎 ,  小林勇介 ,  加藤浩朗 ,  西口俊史

IPC: H01L29/78 ,  H01L29/40 ,  H01L29/06 ,  H01L21/336

Abstract: 实施方式提供可提高特性的半导体装置及其制造方法。根据实施方式，半导体装置包含第一导电部件、半导体部件、第二导电部件、第三导电部件、以及第一绝缘部件。半导体部件包含设于第一导电部件之上的第一半导体区域、设于第一半导体区域的一部分之上的第二半导体区域、以及设于所述第二半导体区域之上的第三半导体区域。第二半导体区域包含与所述第一半导体区域的一部分对置的第一面。所述第一面包含与第一绝缘部件相接的第一接触部分。第一面的下端部比第一接触部分靠下。第三半导体区域包含与第二半导体区域对置的第二面。第二面包含与第一绝缘部件相接的第二接触部分。第二面的下端部比第二接触部分靠下。

公开(公告)号：CN109524451A

公开(公告)日：2019-03-26

申请号：CN201810163425.2

申请日：2018-02-27

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 下村纱矢 ,  西口俊史 ,  加藤浩朗 ,  小林研也 ,  河野孝弘 ,  大野哲也

IPC: H01L29/06 ,  H01L21/336

Abstract: 本发明的实施方式提供栅极区域中的接触电阻低的半导体装置及其制造方法。实施方式的半导体装置具备第一导电型的漏极层、第一导电型的漂移层、第二导电型的基底区域、第一导电型的源极区域、场板电极、栅极区域和第三绝缘膜。漂移层被形成在漏极层的上表面。基底区域被形成在漂移层的上表面。场板电极在从源极区域的上表面贯通基底区域而到达漂移层的沟槽内沿着沟槽隔着第一绝缘膜而形成。栅极区域在沟槽内隔着第二绝缘膜形成，并且，形成为在沿着沟槽的方向上在上表面具有凹部的U形，在U形的双方的端部各自的上表面上，凹部侧即内侧的端部的位置比第二绝缘膜侧即外侧的端部的位置更高。第三绝缘膜在源极区域及栅极区域的上表面及凹部内形成。

公开(公告)号：CN104934467A

公开(公告)日：2015-09-23

申请号：CN201410400080.X

申请日：2014-08-14

Applicant: 株式会社东芝

Inventor： 西口俊史 ,  奥村秀树

IPC: H01L29/417 ,  H01L29/423 ,  H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/0696 ,  H01L29/404 ,  H01L29/407 ,  H01L29/4236 ,  H01L29/4238

Abstract: 本发明的半导体装置，具备：第1电位的第1电极和第2电极，在第1方向上延伸；第2电位的第3电极和第4电极，在第1方向上延伸，第3电极和第4电极以夹持第1电极的方式设置，第2电位与第1电位不同；以及第1电位的第5电极和第6电极，在第1方向上延伸，第5电极和第6电极以夹持第2电极的方式设置。半导体装置还具备：半导体层，设置在第3电极和第4电极的某一个与第5电极和第6电极的某一个之间；以及第1电位的第1布线，设置在第2电极、第5电极、第6电极、以及半导体层上。

公开(公告)号：CN104465391A

公开(公告)日：2015-03-25

申请号：CN201310741299.1

申请日：2013-12-27

Applicant: 株式会社东芝

Inventor： 西口俊史

IPC: H01L21/336

CPC classification number: H01L29/407 ,  H01L21/02271 ,  H01L21/26513 ,  H01L21/26586 ,  H01L29/0619 ,  H01L29/0623 ,  H01L29/66734 ,  H01L29/7811 ,  H01L29/7813

Abstract: 本发明实施方式提供一种半导体器件的制造方法，可以应对元件结构的微细化并提高终端部的耐压。实施方式是一种半导体器件的制造方法，该半导体器件具有设置半导体元件的元件部和包围上述元件部的终端部，该制造方法包括以下步骤：形成沿从形成上述半导体元件的第一导电类型的半导体层的第一面朝着与上述第一面相反侧的第二面的方向延伸的多个沟槽；形成覆盖上述第一面和上述多个沟槽的内表面的绝缘膜；除去在上述多个沟槽中的位于上述终端部的沟槽的底面上形成的上述绝缘膜的一部分；向除去了上述绝缘膜的一部分的上述沟槽的底部离子注入第二导电类型的杂质。

公开(公告)号：CN107833919B

公开(公告)日：2021-06-25

申请号：CN201710377247.9

申请日：2017-05-25

Applicant: 株式会社东芝

Inventor： 小林研也 ,  松田哲朗 ,  桧森洋辅 ,  西口俊史

IPC: H01L29/78 ,  H01L29/40 ,  H01L21/336

Abstract: 本发明的实施方式提供一种不轻易产生自接通现象的半导体装置及其制造方法。实施方式的半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第1电极、第2绝缘部、栅极电极及第2电极。第2绝缘部设置在第1电极之上。栅极电极设置在第2绝缘部之上。在栅极电极的下表面，设置有朝向上方凹陷的第1凹部及第2凹部。第1凹部在第1方向上位于第2凹部与第1侧面之间。第1凹部与第2凹部之间的第1方向上的距离比第1侧面与第1凹部之间的第1方向上的距离长。第2电极设置在第2半导体区域之上及第3半导体区域之上，与第2半导体区域、第3半导体区域及第1电极电连接。

公开(公告)号：CN107833919A

公开(公告)日：2018-03-23

申请号：CN201710377247.9

申请日：2017-05-25

Applicant: 株式会社东芝

Inventor： 小林研也 ,  松田哲朗 ,  桧森洋辅 ,  西口俊史

IPC: H01L29/78 ,  H01L29/40 ,  H01L21/336

CPC classification number: H01L29/407 ,  H01L21/26506 ,  H01L21/31111 ,  H01L21/823481 ,  H01L27/088 ,  H01L29/0653 ,  H01L29/401 ,  H01L29/41766 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/511 ,  H01L29/7813 ,  H01L29/66734

Abstract: 本发明的实施方式提供一种不轻易产生自接通现象的半导体装置及其制造方法。实施方式的半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第1电极、第2绝缘部、栅极电极及第2电极。第2绝缘部设置在第1电极之上。栅极电极设置在第2绝缘部之上。在栅极电极的下表面，设置有朝向上方凹陷的第1凹部及第2凹部。第1凹部在第1方向上位于第2凹部与第1侧面之间。第1凹部与第2凹部之间的第1方向上的距离比第1侧面与第1凹部之间的第1方向上的距离长。第2电极设置在第2半导体区域之上及第3半导体区域之上，与第2半导体区域、第3半导体区域及第1电极电连接。

公开(公告)号：CN105990426A

公开(公告)日：2016-10-05

申请号：CN201510083377.2

申请日：2015-02-16

Applicant: 株式会社东芝

Inventor： 小林研也 ,  西口俊史

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L21/28008 ,  H01L29/407 ,  H01L29/42368 ,  H01L29/66734 ,  H01L29/7813

Abstract: 本发明涉及半导体装置及其制造方法。实施方式的半导体装置具备：第1半导体区域；在第1半导体区域之上选择性地设置了的第2半导体区域；在第2半导体区域之上选择性地设置的第3半导体区域；在第3半导体区域之上设置并且与第3半导体区域电连接的第1电极；与第1半导体区域电连接的第2电极；在第1半导体区域、第2半导体区域以及第3半导体区域中隔着绝缘膜设置的第3电极；以及被设置成相比于第3电极而更靠第2电极一侧，并且在第1半导体区域中隔着绝缘膜设置的第4电极。第4电极与第1半导体区域之间的绝缘膜具有在与从第3电极向第2电极的方向交叉的方向上的宽度不同的3个以上的区域。