公开(公告)号：CN101404248A

公开(公告)日：2009-04-08

申请号：CN200810100724.8

申请日：2008-05-20

Applicant: 日立电线株式会社

Inventor： 大岛佑一 ,  柴田真佐知

IPC: H01L21/205 ,  H01L33/00 ,  C30B29/40 ,  C30B25/02 ,  C30B25/16

CPC classification number: C30B25/02 ,  C30B29/406 ,  H01L21/0242 ,  H01L21/02458 ,  H01L21/0254 ,  H01L21/02642 ,  H01L21/02645 ,  H01L21/02647

Abstract: 本发明提供一种能够提高元件的成品率的GaN自支撑衬底及GaN自支撑衬底的制造方法。本发明涉及的GaN单晶具备衬底表面和包含在衬底表面上的极性反转区，极性反转区在衬底表面上的个数密度为20cm－2以下。

公开(公告)号：CN102174713B

公开(公告)日：2012-07-04

申请号：CN201110064859.5

申请日：2005-04-15

Applicant: 日立电线株式会社

Inventor： 柴田真佐知

IPC: H01L21/20 ,  C30B29/40 ,  C30B25/20

CPC classification number: C30B29/403 ,  C30B25/02 ,  C30B25/18 ,  H01L21/0242 ,  H01L21/02458 ,  H01L21/02491 ,  H01L21/02502 ,  H01L21/02513 ,  H01L21/0254 ,  H01L21/0262 ,  H01L21/02639 ,  H01L21/02647

Abstract: 本发明提供了具有给定厚度的位错密度低且位错密度分布实质上均匀的表面层的III-V族氮化物系半导体衬底、及其制造方法，以及使用这种衬底外延生长有III-V族氮化物系半导体层的III-V族氮化物系半导体。该半导体衬底制造方法是使III-V族氮化物系半导体晶体边在晶体生长界面产生凹凸边生长(工序I)，进行晶体生长以掩埋凹凸来使生长界面平坦化(工序II)，通过积累位错以减少全体的位错密度，进一步在平坦化的状态进行晶体生长，使位错在晶体中均匀分散的同时，形成自衬底上表面至少大于等于10μm的位错密度分布实质上均匀的层(工序III)。

公开(公告)号：CN1271965A

公开(公告)日：2000-11-01

申请号：CN00108101.2

申请日：2000-04-27

Applicant: 日立电线株式会社

Inventor： 柴田宪治 ,  柴田真佐知 ,  今野泰一郎 ,  金田直树 ,  野口雅弘

IPC: H01L33/00

CPC classification number: H01L33/30 ,  H01L33/025 ,  H01L33/14

Abstract: 通过在P型AlGaInP夹层和P型GaP窗口层之间,插入一层带隙能量低于P型AlGaInP夹层带隙能量的插入层,可以防止在这两层之间的异质介面上形成高势垒。该插入层起到降低正向电压的作用,所以LED的正向电压得到了降低。

公开(公告)号：CN1734247B

公开(公告)日：2011-07-20

申请号：CN200510064396.7

申请日：2005-04-15

Applicant: 日立电线株式会社

Inventor： 柴田真佐知

IPC: H01L21/20 ,  H01L33/00 ,  H01S5/00 ,  C30B29/38

CPC classification number: C30B29/403 ,  C30B25/02 ,  C30B25/18 ,  H01L21/0242 ,  H01L21/02458 ,  H01L21/02491 ,  H01L21/02502 ,  H01L21/02513 ,  H01L21/0254 ,  H01L21/0262 ,  H01L21/02639 ,  H01L21/02647

Abstract: 本发明提供了具有给定厚度的位错密度低且位错密度分布实质上均匀的表面层的III-V族氮化物系半导体衬底、及其制造方法，以及使用这种衬底外延生长有III-V族氮化物系半导体层的III-V族氮化物系半导体。该半导体衬底制造方法是使III-V族氮化物系半导体晶体边在晶体生长界面产生凹凸边生长(工序I)，进行晶体生长以掩埋凹凸来使生长界面平坦化(工序II)，通过积累位错以减少全体的位错密度，进一步在平坦化的状态进行晶体生长，使位错在晶体中均匀分散的同时，形成自衬底上表面至少大于等于10μm的位错密度分布实质上均匀的层(工序III)。

公开(公告)号：CN100453712C

公开(公告)日：2009-01-21

申请号：CN200410057049.7

申请日：2004-08-25

Applicant: 日立电线株式会社

Inventor： 柴田真佐知

IPC: C30B29/38 ,  H01L21/02

Abstract: 本发明是关于具有较低位错密度并且表面的载流子浓度分布基本上均匀的III-V族氮化物系半导体衬底及其制造方法。本发明提供了位错密度低并且具有足够厚度的载流子浓度偏差范围较小的表面层的III-V族氮化物系半导体自支撑衬底及其制造方法。该半导体衬底是由在与衬底表面大致垂直的方向上存在许多载流子浓度与周围不同的区域的第一层和从表面到至少10μm深度的第二层构成，在第二层中基本上没有形成上述载流子浓度不同的区域，因而载流子浓度分布基本上是均匀的。

公开(公告)号：CN1590600A

公开(公告)日：2005-03-09

申请号：CN200410057049.7

申请日：2004-08-25

Applicant: 日立电线株式会社

Inventor： 柴田真佐知

IPC: C30B29/38 ,  H01L21/02

Abstract: 本发明是关于具有较低位错密度并且表面的载流子浓度分布基本上均匀的III－V族氮化物系半导体衬底及其制造方法。本发明提供了位错密度低，并且具有足够厚度的载流子浓度偏差范围较小的表面层的III－V族氮化物系半导体自支撑衬底及其制造方法。该半导体衬底是由在与衬底表面大致垂直的方向上存在许多载流子浓度与周围不同的区域的第一层和从表面到至少10μm深度的第二层构成，在第二层中基本上没有形成上述载流子浓度不同的区域，因而载流子浓度分布基本上是均匀的。