公开(公告)号：CN104247031A

公开(公告)日：2014-12-24

申请号：CN201380021447.0

申请日：2013-04-22

Applicant: 夏普株式会社

Inventor： 高丸泰 ,  伊东一笃 ,  宫本忠芳 ,  宫本光伸 ,  中泽淳 ,  小川康行 ,  内田诚一 ,  森重恭

IPC: H01L29/786 ,  G02F1/1368 ,  G09F9/30

CPC classification number: H01L27/124 ,  G02F1/13452 ,  G02F1/1368 ,  H01L21/425 ,  H01L27/1225 ,  H01L27/1288 ,  H01L29/66969 ,  H01L29/78606 ,  H01L29/7869

Abstract: 半导体装置(100A)具备：包括半导体区域(5)和与半导体区域接触的导体区域(7)的氧化物层(15)；与半导体区域电连接的源极电极(6s)和漏极电极(6d)；在源极电极和漏极电极上形成的绝缘层(11)；以隔着绝缘层与导体区域的至少一部分重叠的方式配置的透明电极(9)；与源极电极由相同的导电膜形成的源极配线(6a)；和与栅极电极(3)由相同的导电膜形成的栅极引绕配线(3a)。源极配线通过与透明电极由相同的导电膜形成的透明连接层(9a)，与栅极引绕配线电连接。

公开(公告)号：CN104170069A

公开(公告)日：2014-11-26

申请号：CN201380014079.7

申请日：2013-03-04

Applicant: 夏普株式会社

Inventor： 宫本忠芳 ,  伊东一笃 ,  宫本光伸 ,  高丸泰

IPC: H01L21/336 ,  G02F1/1368 ,  H01L29/786

CPC classification number: H01L29/7869 ,  G02F1/134363 ,  G02F1/1368 ,  G02F2001/134372 ,  G02F2001/134381 ,  H01L21/02554 ,  H01L21/02565 ,  H01L21/0271 ,  H01L21/44 ,  H01L27/1225 ,  H01L29/41733 ,  H01L29/42384 ,  H01L29/45 ,  H01L29/66969 ,  H01L29/78606

Abstract: 半导体器件(100A)具备：栅极电极(3)和栅极绝缘层(4)；氧化物层(50)，其形成在栅极绝缘层(4)之上，包含半导体区域(51)和与半导体区域(51)接触的第一导电体区域(55)，半导体区域(51)的至少一部分隔着栅极绝缘层(4)与栅极电极(3)重叠；覆盖半导体区域(51)的上表面的保护层(8b)；与半导体区域(51)电连接的源极电极(6s)和漏极电极(6d)；和以隔着电介质层与第一导电体区域(55)的至少一部分重叠的方式配置的透明电极(9)，漏极电极(6d)与第一导电体区域(55)接触，在从基板的法线方向看时，保护层(8b)的端部与漏极电极(6d)的端部、源极电极(6s)的端部或栅极电极(3)的端部大致对齐，半导体区域(51)与第一导电体区域(55)的边界的至少一部分，与保护层(8b)的端部大致对齐。

公开(公告)号：CN104081507A

公开(公告)日：2014-10-01

申请号：CN201380007575.X

申请日：2013-01-24

Applicant: 夏普株式会社

Inventor： 宫本忠芳 ,  伊东一笃 ,  森重恭 ,  宫本光伸 ,  小川康行 ,  中泽淳 ,  内田诚一 ,  松尾拓哉

IPC: H01L21/336 ,  G09F9/00 ,  G09F9/30 ,  H01L27/32 ,  H01L29/786

CPC classification number: H01L29/4908 ,  H01L21/441 ,  H01L27/1225 ,  H01L27/127 ,  H01L27/3262 ,  H01L29/66969 ,  H01L29/78606 ,  H01L29/7869

Abstract: 半导体装置(100A)包括：基板(2)；在基板(2)上形成的氧化物半导体层(5)；与氧化物半导体层(5)电连接的源极电极(6s)和漏极电极(6d)；与漏极电极(6d)电连接的第一透明电极(7)；在源极电极(6s)和漏极电极(6d)上形成的电介质层(8)；和在电介质层(8)上形成的第二透明电极(9)。第一透明电极(7)的上表面和下表面中的至少一个与具有将氧化物半导体层(5)所含的氧化物半导体还原的性质的还原绝缘层(8a)接触。第二透明电极(9)的至少一部分隔着电介质层(8)与第一透明电极(7)重叠，氧化物半导体层(5)和第一透明电极(7)由相同的氧化物膜形成。

公开(公告)号：CN108496244B

公开(公告)日：2021-04-13

申请号：CN201780008343.4

申请日：2017-01-16

Applicant: 夏普株式会社

Inventor： 齐藤贵翁 ,  神崎庸辅 ,  中泽淳 ,  伊东一笃 ,  金子诚二

IPC: H01L21/336 ,  G09F9/00 ,  G09F9/30 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L23/532 ,  H01L29/786

Abstract: 半导体装置具备具有结晶质硅半导体层(13)的第1薄膜晶体管(101)和具有氧化物半导体层(23)的第2薄膜晶体管(102)，第1薄膜晶体管(101)的第1源极电极(31)、第1漏极(33)隔着第1层间绝缘层(L1)设置在结晶质硅半导体层之上，第2薄膜晶体管(102)的第2源极电极(25S)电连接到与第1源极电极、第1漏极电极由同一导电膜形成的配线(35)，配线(35)隔着第2层间绝缘层(L2)设置在第2源极电极(25S)之上，并且在包含形成于第2层间绝缘层(L2)的开口的第2接触孔内与第2源极电极(25S)接触，第2源极电极具有包含主层(25m)和配置在主层之上的上层(25u)的层叠结构，在第2层间绝缘层的开口的下方，上层(25u)具有第1开口部，主层(25m)具有第2开口部(p2)或凹部，当从基板的法线方向观看时，第2开口部(p2)或凹部比第1开口部(p1)大。

公开(公告)号：CN108701432B

公开(公告)日：2021-02-26

申请号：CN201780013382.3

申请日：2017-02-17

Applicant: 夏普株式会社

Inventor： 齐藤贵翁 ,  神崎庸辅 ,  伊东一笃 ,  金子诚二

IPC: G09F9/00 ,  H01L21/336 ,  G02F1/1368 ,  H01L29/786 ,  G09F9/30

Abstract: 本发明的特征在于，包括：以覆盖栅极绝缘膜(45)及半导体膜(42)二者的形式形成导电膜(51)的导电膜形成工序，其中，栅极绝缘膜(45)覆盖在玻璃基板(32)上形成的栅极电极(37G)及栅极布线(35G)，半导体膜(42)在栅极绝缘膜(45)上形成在与栅极电极(37G)重叠的位置；第一蚀刻工序，通过对导电膜(51)进行蚀刻，从而形成与半导体膜(42)连接的源极用导电膜(46S)、及与半导体膜(42)连接的漏极用导电膜(46D)；抗蚀剂形成工序，其在第一蚀刻工序之后实行，形成覆盖半导体膜(42)、源极用导电膜(46S)、漏极用导电膜(46D的抗蚀剂(53R)；以及第二蚀刻工序，其在抗蚀剂形成工序之后实行，以抗蚀剂(53R)为掩模，实行可去除导电膜(51)的蚀刻。

公开(公告)号：CN108140675B

公开(公告)日：2020-12-25

申请号：CN201680059777.2

申请日：2016-10-13

Applicant: 夏普株式会社

Inventor： 伊东一笃

IPC: H01L29/786 ,  G09F9/30 ,  H01L21/28 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/08 ,  H01L27/088 ,  H01L27/32 ,  H01L29/423 ,  H01L29/49

Abstract: 半导体装置在基板(10)上具备第1薄膜晶体管(101)，第1薄膜晶体管(101)具有：副栅极电极(12)；第1绝缘层(14)，其覆盖副栅极电极；主栅极电极(16)，其形成于第1绝缘层上；第2绝缘层(18)，其覆盖主栅极电极；氧化物半导体层(20)，其具有包含第1层(20A)和第2层(20B)的层叠结构，第2层(20B)设于第1层上，与第1层相比带隙较大；以及第1源极电极(22)及第1漏极电极(24)，当从基板法线方向观看时，氧化物半导体层(20)包括：栅极相对区域(20g)，其与主栅极电极重叠；源极接触区域，其与第1源极电极(22)接触；漏极接触区域，其与第1漏极电极接触；以及偏置区域(30s、30d)，其设于栅极相对区域与源极接触区域之间和栅极相对区域与漏极接触区域之间中的至少一方，偏置区域的至少一部分隔着第1绝缘层(14)和第2绝缘层(18)与副栅极电极(12)重叠。

公开(公告)号：CN109755136A

公开(公告)日：2019-05-14

申请号：CN201811178458.0

申请日：2018-10-10

Applicant: 夏普株式会社

Inventor： 伊东一笃 ,  锦博彦

IPC: H01L21/34 ,  H01L29/786

Abstract: 提供能降低钝化膜的覆盖性的恶化的薄膜晶体管和薄膜晶体管的制造方法。在本发明的薄膜晶体管的制造方法中，上述薄膜晶体管的源极电极和漏极电极中的至少一方包括包含Al层和Al以外的金属层的多个金属层的层叠结构，且上述薄膜晶体管具有包括氧化物半导体的沟道层，上述薄膜晶体管的制造方法具有：导电膜形成工序，形成源极电极和漏极电极用的导电膜；图案化工序，对导电膜进行图案化而形成源极电极和漏极电极；钝化膜形成工序，形成钝化膜；以及热处理工序，进行热处理，在图案化工序和钝化膜形成工序之间具有先于热处理工序进行热处理的预热处理工序。

公开(公告)号：CN105793773B

公开(公告)日：2019-01-01

申请号：CN201480065932.2

申请日：2014-11-28

Applicant: 夏普株式会社

Inventor： 伊东一笃 ,  宫本忠芳 ,  内田诚一

IPC: G02F1/1368 ,  G02F1/133 ,  G09F9/30 ,  G09F9/35 ,  G09G3/36

CPC classification number: G02F1/136286 ,  G02F1/1339 ,  G02F1/134309 ,  G02F1/136213 ,  G02F1/1368 ,  G02F2001/133388 ,  G02F2201/123 ,  G02F2202/10 ,  G09G3/3648 ,  G09G2320/0219 ,  G09G2320/0247

Abstract: 本发明的液晶面板(100)包括：一对基板(10、30)；保持在一对基板间的液晶层(40)；和以包围液晶层的方式设置的密封件(42)，多个像素(P1、P2)在由密封件包围的区域中形成为矩阵状，多个像素分别包括：设置于一个基板(10)的氧化物半导体TFT(5)；和与设置于一个基板的氧化物半导体TFT连接的像素电极(19)，在氧化物半导体TFT从导通状态切换为截止状态时，使用像素电极施加于液晶层的电压，向负方向电平位移馈通电压(ΔVd)的量，多个像素中的第一像素(P1)的馈通电压(ΔVd1)小于与第一像素相比位于离密封件更远的位置的第二像素(P2)的馈通电压(ΔVd2)。

公开(公告)号：CN108701701A

公开(公告)日：2018-10-23

申请号：CN201780003629.3

申请日：2017-02-22

Applicant: 夏普株式会社

Inventor： 伊东一笃 ,  金子诚二 ,  神崎庸辅 ,  齐藤贵翁 ,  宫本忠芳

IPC: H01L27/146 ,  H01L29/786 ,  H01L31/10 ,  H04N5/369

CPC classification number: H01L27/14636 ,  H01L27/146 ,  H01L27/14612 ,  H01L27/14658 ,  H01L27/14692 ,  H01L29/786 ,  H01L29/7869 ,  H01L31/022408 ,  H01L31/10 ,  H01L31/105 ,  H01L31/117

Abstract: 提供一种光电转换装置，在光电转换装置中减少光电二极管的截止泄漏电流。光电转换装置(100)具备：氧化物半导体层(5)，其形成在基板(1)上；钝化膜(6)以及平坦化膜(7)，其层叠于氧化物半导体层上；光电二极管(9)，其由下部电极(91)、光电转换层(92)、上部电极(93)构成，经由钝化膜以及平坦化膜所形成的接触孔(21)，下部电极连接于漏极电极(4)，接触孔的正上方未设置有光电转换层。

公开(公告)号：CN108701432A

公开(公告)日：2018-10-23

申请号：CN201780013382.3

申请日：2017-02-17

Applicant: 夏普株式会社

Inventor： 齐藤贵翁 ,  神崎庸辅 ,  伊东一笃 ,  金子诚二

IPC: G09F9/00 ,  H01L21/336 ,  G02F1/1368 ,  H01L29/786 ,  G09F9/30

Abstract: 本发明的特征在于，包括：以覆盖栅极绝缘膜(45)及半导体膜(42)二者的形式形成导电膜(51)的导电膜形成工序，其中，栅极绝缘膜(45)覆盖在玻璃基板(32)上形成的栅极电极(37G)及栅极布线(35G)，半导体膜(42)在栅极绝缘膜(45)上形成在与栅极电极(37G)重叠的位置；第一蚀刻工序，通过对导电膜(51)进行蚀刻，从而形成与半导体膜(42)连接的源极用导电膜(46S)、及与半导体膜(42)连接的漏极用导电膜(46D)；抗蚀剂形成工序，其在第一蚀刻工序之后实行，形成覆盖半导体膜(42)、源极用导电膜(46S)、漏极用导电膜(46D的抗蚀剂(53R)；以及第二蚀刻工序，其在抗蚀剂形成工序之后实行，以抗蚀剂(53R)为掩模，实行可去除导电膜(51)的蚀刻。