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公开(公告)号：CN103840823A
公开(公告)日：2014-06-04
申请号：CN201410051652.8
申请日：2014-02-14
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K19/177
Abstract: 本发明涉及基于JTAG接口的宇航FPGA通用刷新电路，该刷新电路设计有7个输入管脚、8个输出管脚，分别与PROM与FPGA的管脚连接，通过JTAG接口对SRAM型FPGA进行回读操作，确定FPGA型号并校验回读数据，若发生错误则从正确的数据源读取码流，从码流中截取有效部分，并通过JTAG接口将有效码流重新写入FPGA的内部配置位，从而完成配置存储器的刷新，通过本发明中的刷新电路，能够及时检测并纠正宇航用FPGA的单粒子翻转，消除宇航用FPGA发生空间单粒子翻转导致的功能故障，提高宇航FPGA空间应用可靠性。
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公开(公告)号：CN118551373A
公开(公告)日：2024-08-27
申请号：CN202410540554.4
申请日：2024-04-30
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明公开了一种基于代码混淆技术的Verilog源码保护系统和方法，该系统包括：迭代仲裁器，用于将接收到的Verilog源码逐行输入到词法分析器中；将收到的混淆模式向下传递至仲裁器；词法分析器，用于对Verilog源码中的代码进行分析分类后输出；仲裁器，用于以混淆模式作为参考信息，对标识符进行仲裁后输出；随机混淆器，用于对标识符进行随机混淆处理后输出；格式处理器，用于对所有输入信息进行布局混淆处理后输出；输出器，用于输出混淆后的Verilog代码。本发明能够以很低的复杂度完成大规模Verilog硬件代码的混淆处理，实现对代码的加密处理，可实现对Verilog源码的模块名、输入输出信号、寄存器和连线等信息的隐藏，进而实现对Verilog源代码知识产权的保护。
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公开(公告)号：CN116796678A
公开(公告)日：2023-09-22
申请号：CN202310768580.8
申请日：2023-06-27
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F30/347 , G06F30/343 , G06F111/06
Abstract: 一种基于解析式技术的FPGA布局方法，首先对综合后的网表文件进行解析，完成对网表文件中所包含的逻辑单元的提取。将逻辑单元的布局问题建模为半周线长的二次优化问题进行求解，得到逻辑单元的初始位置坐标。在此基础上，通过建立源割以及目标割间的映射关系，完成对逻辑单元位置合法化的操作，得到逻辑单元最终的布局位置，最终将布局结果按照特定的格式输出到布局结果文件中。本发明利用解析式方法完成对FPGA逻辑单元的自动布局，能够大幅度提升布局方法的运行效率。
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公开(公告)号：CN112034331B
公开(公告)日：2023-04-18
申请号：CN202010826182.3
申请日：2020-08-17
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G01R31/317 , G01R31/319
Abstract: 一种基于FPGA的电路模块测试方法，包括步骤：1)获取目标电路模块的电路网表；2)获取测试电路模块的电路网表；3)根据目标电路模块的电路网表和测试电路模块的电路网表生成整体电路模块的电路网表，具体为：将测试电路模块的测试端口对应连接到目标电路模块的硬宏单元上，同时删除测试电路模块对应的硬宏单元；或将目标电路模块的测试端口对应连接到测试电路模块的硬宏单元上，同时删除目标电路模块对应的硬宏单元；4)使用步骤3)获得的整体电路模块的电路网表，对所述目标电路模块进行测试。本发明模拟了FPGA中IP核等电路模块通常作为整体电路的一部分的真实使用环境，从而使测试结果更准确。
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公开(公告)号：CN112034331A
公开(公告)日：2020-12-04
申请号：CN202010826182.3
申请日：2020-08-17
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G01R31/317 , G01R31/319
Abstract: 一种基于FPGA的电路模块测试方法，包括步骤：1)获取目标电路模块的电路网表；2)获取测试电路模块的电路网表；3)根据目标电路模块的电路网表和测试电路模块的电路网表生成整体电路模块的电路网表，具体为：将测试电路模块的测试端口对应连接到目标电路模块的硬宏单元上，同时删除测试电路模块对应的硬宏单元；或将目标电路模块的测试端口对应连接到测试电路模块的硬宏单元上，同时删除目标电路模块对应的硬宏单元；4)使用步骤3)获得的整体电路模块的电路网表，对所述目标电路模块进行测试。本发明模拟了FPGA中IP核等电路模块通常作为整体电路的一部分的真实使用环境，从而使测试结果更准确。
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Patent Agency Ranking
公开(公告)号：CN103840823B
公开(公告)日：2017-09-05
申请号：CN201410051652.8
申请日：2014-02-14
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K19/177
Abstract: 本发明涉及基于JTAG接口的宇航FPGA通用刷新电路的实现方法，该刷新电路设计有6个输入管脚、9个输出管脚，分别与PROM与FPGA的管脚连接，通过JTAG接口对SRAM型FPGA进行回读操作，确定FPGA型号并校验回读数据，若发生错误则从正确的数据源读取码流，从码流中截取有效部分，并通过JTAG接口将有效码流重新写入FPGA的内部配置位，从而完成配置存储器的刷新，通过本发明中的刷新电路，能够及时检测并纠正宇航用FPGA的单粒子翻转，消除宇航用FPGA发生空间单粒子翻转导致的功能故障，提高宇航FPGA空间应用可靠性。
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公开(公告)号：CN104483622B
公开(公告)日：2017-08-25
申请号：CN201410706041.2
申请日：2014-11-27
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G01R31/3181
Abstract: 一种基于JTAG接口的单粒子辐照试验测试系统及方法，该试验系统包括上位机和测试板；测试板包括SRAM，配置PROM，控制处理FPGA与被测FPGA；控制处理FPGA包括串口通信模块、过程控制模块、被测FPGA配置模块，JTAG回读模块及SRAM读写模块；被测FPGA上搭载简单功能；上位机负责流程控制和数据处理；控制处理FPGA负责处理上位机发送的命令并进行单粒子翻转、单粒子功能中断检测等工作。本发明使用控制处理FPGA与被测FPGA的JTAG接口相连，通过JTAG接口实现单粒子翻转检测，系统更加稳定，结果更加可靠，并且可以自动识别被测FPGA的器件型号，自适应不同型号被测FPGA的单粒子辐照试验测试。
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公开(公告)号：CN105718693A
公开(公告)日：2016-06-29
申请号：CN201610059778.9
申请日：2016-01-28
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F17/50
CPC classification number: G06F17/5009 , G06F17/5054 , G06F17/5081
Abstract: 本发明提供了一种基于配置无关位的FPGA电路逻辑覆盖优化方法，基于一个给定的电路，通过电路仿真，敏感度评估等方法，获得所有LUT中具有CDC特性的配置位，并以反向拓扑排序方法，对所有LUT中的无关位进行重新赋值，使发生在LUT扇入逻辑和互连中的单粒子翻转软错误得到有效地屏蔽，从而使由这类软错误引起的系统错误率降到最低。在不改变电路逻辑功能的情况下改变目标线网的信号概率，实现用户电路的逻辑优化。使用本发明可以提高FPGA中用户电路的可靠性，且不增加额外的电路资源开销。
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公开(公告)号：CN104483622A
公开(公告)日：2015-04-01
申请号：CN201410706041.2
申请日：2014-11-27
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G01R31/3181
Abstract: 一种基于JTAG接口的单粒子辐照试验测试系统及方法，该试验系统包括上位机和测试板；测试板包括SRAM，配置PROM，控制处理FPGA与被测FPGA；控制处理FPGA包括串口通信模块、过程控制模块、被测FPGA配置模块，JTAG回读模块及SRAM读写模块；被测FPGA上搭载简单功能；上位机负责流程控制和数据处理；控制处理FPGA负责处理上位机发送的命令并进行单粒子翻转、单粒子功能中断检测等工作。本发明使用控制处理FPGA与被测FPGA的JTAG接口相连，通过JTAG接口实现单粒子翻转检测，系统更加稳定，结果更加可靠，并且可以自动识别被测FPGA的器件型号，自适应不同型号被测FPGA的单粒子辐照试验测试。
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公开(公告)号：CN118551373B
公开(公告)日：2025-04-15
申请号：CN202410540554.4
申请日：2024-04-30
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明公开了一种基于代码混淆技术的Verilog源码保护系统和方法，该系统包括：迭代仲裁器，用于将接收到的Verilog源码逐行输入到词法分析器中；将收到的混淆模式向下传递至仲裁器；词法分析器，用于对Verilog源码中的代码进行分析分类后输出；仲裁器，用于以混淆模式作为参考信息，对标识符进行仲裁后输出；随机混淆器，用于对标识符进行随机混淆处理后输出；格式处理器，用于对所有输入信息进行布局混淆处理后输出；输出器，用于输出混淆后的Verilog代码。本发明能够以很低的复杂度完成大规模Verilog硬件代码的混淆处理，实现对代码的加密处理，可实现对Verilog源码的模块名、输入输出信号、寄存器和连线等信息的隐藏，进而实现对Verilog源代码知识产权的保护。
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