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公开(公告)号：CN105895575B
公开(公告)日：2018-09-25
申请号：CN201610300740.6
申请日：2016-05-09
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/762 , H01L27/12
Abstract: 本发明提供一种图形化绝缘体上硅衬底材料及其制备方法，所述制备方法包括：1）提供一包括底层硅、埋氧层及顶层硅的SOI衬底，于所述顶层硅表面形成绝缘层；2）于对应于制备晶体管沟道的位置形成刻蚀窗口；3）刻蚀所述绝缘层，形成贯穿至所述顶层硅的凹槽；4）提供一硅衬底，键合所述硅衬底及所述绝缘层；5）去除所述底层硅；6）去除所述埋氧层。本发明通过在对应于制备晶体管沟道的绝缘层中制作凹槽，该凹槽完全贯穿于顶层硅及底层硅之间，使得后续制备的晶体管沟道下方具有挖空区域。本发明的衬底制备过程中，在保证材料质量的同时，避免了Smart‑cut方法中的退火剥离步骤，从而避免了图形化区域的顶层硅因受到较大应力而出现破损的问题。
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公开(公告)号：CN105895575A
公开(公告)日：2016-08-24
申请号：CN201610300740.6
申请日：2016-05-09
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/762 , H01L27/12
CPC classification number: H01L21/76243 , H01L27/1203
Abstract: 本发明提供一种图形化绝缘体上硅衬底材料及其制备方法，所述制备方法包括：1）提供一包括底层硅、埋氧层及顶层硅的SOI衬底，于所述顶层硅表面形成绝缘层；2）于对应于制备晶体管沟道的位置形成刻蚀窗口；3）刻蚀所述绝缘层，形成贯穿至所述顶层硅的凹槽；4）提供一硅衬底，键合所述硅衬底及所述绝缘层；5）去除所述底层硅；6）去除所述埋氧层。本发明通过在对应于制备晶体管沟道的绝缘层中制作凹槽，该凹槽完全贯穿于顶层硅及底层硅之间，使得后续制备的晶体管沟道下方具有挖空区域。本发明的衬底制备过程中，在保证材料质量的同时，避免了Smart?cut方法中的退火剥离步骤，从而避免了图形化区域的顶层硅因受到较大应力而出现破损的问题。
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公开(公告)号：CN105789189A
公开(公告)日：2016-07-20
申请号：CN201610301899.X
申请日：2016-05-09
Applicant: 中国科学院上海微系统与信息技术研究所
CPC classification number: H01L28/10
Abstract: 本发明提供一种基于绝缘体上硅衬底的射频电感元件及其制备方法，所述制备方法包括：1）制备绝缘体上硅衬底，所述绝缘体上硅衬底包括依次层叠的底层硅、绝缘层及顶层硅，所述绝缘层的下部于对应于制备射频电感元件的位置具有至少直至所述底层硅的凹槽；2）通过掩膜光刻于与所述凹槽的对应位置定义器件区域，并刻蚀去除器件区域的顶层硅，露出下方所述绝缘层的上部表面；3）基于CMOS工艺在器件区域制备射频电感元件。本发明基于图形化的绝缘体上硅衬底，通过后期刻蚀得到了具有衬底空腔的电感元件。该器件结构可有效抑制硅衬底导致的电感损耗，并减小寄生电容，有利于提高电感器件的Q值及其谐振频率。
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公开(公告)号：CN105633084A
公开(公告)日：2016-06-01
申请号：CN201511018026.X
申请日：2015-12-29
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/092 , H01L29/06 , H01L21/762 , H01L21/8238
CPC classification number: H01L27/092 , H01L21/76251 , H01L21/823878 , H01L29/0649
Abstract: 本发明提供一种基于绝缘体岛上硅衬底的CMOS器件结构及制备方法，该CMOS器件结构包括：绝缘体岛上硅衬底，所述绝缘体岛上硅衬底包括底层硅、绝缘层以及顶层硅，且所述绝缘层对应于制备晶体管沟道的位置具有贯穿所述顶层硅及底层硅之间的凹槽；CMOS器件，制作于所述绝缘体岛上硅衬底上，且所述CMOS器件的沟道制作于与所述凹槽对应的顶层硅中。本发明在绝缘体岛上硅衬底上制作CMOS器件，所述绝缘体岛上硅衬底的绝缘层对应于制备晶体管沟道的位置具有贯穿所述顶层硅及底层硅之间的凹槽，以在CMOS器件体区下方设置空洞，可以大大增加后续制备CMOS器件的可靠性。本发明结构及方法简单，可有效提高器件的可靠性，在半导体制造领域具有广泛的应用前景。
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公开(公告)号：CN105428358A
公开(公告)日：2016-03-23
申请号：CN201511018014.7
申请日：2015-12-29
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/04 , H01L27/088 , H01L21/8238
CPC classification number: H01L27/04 , H01L21/8238 , H01L27/088
Abstract: 本发明提供一种基于图形化绝缘体上硅衬底的CMOS器件结构及制备方法，包括：图形化绝缘体上硅衬底，所述图形化绝缘体上硅衬底包括底层硅、绝缘层以及顶层硅，且所述绝缘层对应于制备晶体管沟道的位置形成有凹槽，所述凹槽与底层硅之间保留有部分的绝缘层；CMOS器件，制作于所述图形化绝缘体上硅衬底上，且所述CMOS器件的沟道制作于与所述凹槽对应的顶层硅中。本发明在图形化绝缘体上硅衬底上制作CMOS器件，所述图形化绝缘体上硅衬底的绝缘层对应于制备晶体管沟道的位置形成有凹槽，所述凹槽与底层硅之间保留有部分的绝缘层，以在CMOS器件体区下方设置空洞，可以大大增加后续制备CMOS器件的可靠性。
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Patent Agency Ranking
公开(公告)号：CN105390495A
公开(公告)日：2016-03-09
申请号：CN201511017174.X
申请日：2015-12-29
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/06 , H01L21/8238
CPC classification number: H01L27/0922 , H01L21/8238
Abstract: 本发明提供一种基于绝缘体岛上硅衬底的CMOS器件结构及制备方法，该CMOS器件结构包括：绝缘体岛上硅衬底，所述绝缘体岛上硅衬底包括底层硅、绝缘层以及顶层硅，且所述绝缘层对应于制备晶体管栅极的位置具有贯穿所述顶层硅及底层硅之间或底部保留有部分绝缘层的凹槽；CMOS器件，制作于所述绝缘体岛上硅衬底上，且所述CMOS器件的沟道两侧制作于与所述凹槽对应的顶层硅中。本发明在绝缘体岛上硅衬底上制作CMOS器件，所述绝缘体岛上硅衬底的绝缘层对应于制备晶体管沟道两侧的位置具有贯穿所述顶层硅及底层硅之间或底部保留有部分绝缘层的凹槽，以在CMOS器件体区下方设置空洞或挖空区域，可以大大增加后续制备CMOS器件的可靠性。
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公开(公告)号：CN119764240A
公开(公告)日：2025-04-04
申请号：CN202411762107.X
申请日：2024-12-03
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/683
Abstract: 本发明提供一种半导体薄膜层的转移方法，由于具有高孔隙率的第一多孔层对流体介质中的气体或液体具有较强的吸收能力，通过将临时键合衬底置于低温的环境中，使得具有高孔隙率的第一多孔层更容易比低孔隙率的第二多孔层发生结晶现象，由于流体介质结晶后，其体积变大，高孔隙率的第一多孔层将承受更强的结晶应力，高孔隙率的第一多孔层的机械强度较弱，因此，相比于第二多孔层更容易发生横向裂解，从而实现半导体薄膜层向支撑衬底的转移，且该转移方法对衬底材料的要求不高，具备较强的普适性，能够降低制造成本，此外，相较于离子剥离法，该转移过程中产生的热应力失配能够被控制在较低的范围内，从而实现半导体薄膜层的高质量转移。
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公开(公告)号：CN115347113B
公开(公告)日：2025-03-25
申请号：CN202210975358.0
申请日：2022-08-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H10N30/063 , H10N30/20 , H10N30/87
Abstract: 本发明提供一种含有双极性压电结构的PMUT器件及其制备方法，所述制备方法至少包括：1)提供具有空腔的衬底，在所述衬底表面形成底电极层；2)在所述底电极层表面形成压电层，所述压电层包括依次形成于所述底电极层表面的第一极性压电层和第二极性压电层；3)于所述第二极性压电层表面依次沉积钝化层和顶电极层，并图形化所述顶电极层；4)制备所述底电极层和所述顶电极层的电极引出结构。利用本发明的制备方法所获得的PMUT器件中，其压电层为单层双极性膜，具有无过渡区的特点，可以最大化有效工作区域，另外，单层双极性膜的制备工艺简单，开孔数量少，布线面积小，因此，可以使得PMUT的阵列密度大幅提高。
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公开(公告)号：CN111952239B
公开(公告)日：2024-05-24
申请号：CN202010849584.5
申请日：2020-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/762 , H01L21/764 , H01L27/12
Abstract: 本发明提供一种具有空腔结构的半导体衬底及其制备方法，制备方法包括：提供第一基底和第二基底，在第一基底中进行离子注入形成预设剥离层，预设剥离层与需要形成的空腔结构之间具有预设距离，预设距离大于空腔结构的空腔特征尺寸的1/8，将第一基底和第二基底相键合，沿预设剥离层剥离，得到具有空腔结构的半导体衬底。本发明在进行离子注入形成剥离界面时依据需要形成的空腔结构预制预设剥离层，预设剥离层与需要形成的空腔结构之间的预设距离大于所述空腔结构的空腔特征尺寸的1/8，从而可以保证空腔结构上方的材料层在制备得到具有空腔结构的半导体衬底的过程中不发生破损，提高器件良率及性能。
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公开(公告)号：CN116344292A
公开(公告)日：2023-06-27
申请号：CN202310326529.1
申请日：2023-03-30
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种真空器件及其制备方法，方法包括：对SOI衬底图形化，形成包括径向尺寸最小处的纳米窄小结构；栅介质层包裹纳米窄小结构；进行氢气退火，使径向尺寸最小处断开，形成将顶半导体层分隔为阳极区和阴极区的断面结构，栅介质层与纳米窄小结构使断面结构形成密闭腔，形成真空器件。本发明通过设置纳米窄小结构并通过氢气退火形成断面结构，得到阴阳极间隔为纳米级的真空器件，以形成较大场强和导通电流；同时利用纳米悬梁结构实现控制能力更强的全环绕栅的真空器件；另外，配合设置纳米悬梁结构下的空腔仅设置在顶半导体层，进一步缩小阴阳极间隔；最后通过圆化减薄纳米悬梁结构，进一步缩小阴阳极间隔。
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